JP2002366370A

JP2002366370A - 情報処理装置

Info

Publication number: JP2002366370A
Application number: JP2001172812A
Authority: JP
Inventors: Yasuhiko Iwamoto; 泰彦岩本
Original assignee: Toshiba Corp; Toshiba Memory Systems Co Ltd
Current assignee: Toshiba Corp; Kioxia Systems Co Ltd
Priority date: 2001-06-07
Filing date: 2001-06-07
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】この発明は、割込み処理の処理時間を短縮し
た情報処理装置を提供することを課題とする。【解決手段】この発明は、割込み受付応答処理と、割
込み受付応答サイクルにおけるプログラムカウンタや各
種レジスタのバックアップ処理を並行して行うように構
成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、割込み要求に対
する受付け応答時間の短縮を達成し得る情報処理装置に
関する。

【０００２】

【従来の技術】割込み処理を制御する構成を備えた従来
の情報処理装置としては、例えば図５に示すようなもの
がある。図５において、情報処理装置は、装置の制御中
枢となる中央演算処理装置（以下、ＣＰＵと呼ぶ）１０
１と、記憶装置として各種のデータを記憶するＲＡＭ１
０２、ＲＯＭ１０３を備えて構成されている。ＣＰＵ１
０１は、入力される割込み要求信号に対して割込みの許
可、禁止や、割込みベクタアドレスの生成等を行う割込
み制御回路（ＩＮＴＣ）１０４と、命令をデコードして
そのデコード結果に応じて命令の実行や、装置全体の動
作を制御する制御部（ＩＲ）１０５と、レジスタファイ
ル１０６を備えている。

【０００３】レジスタファイル１０６は、プログラムカ
ウンタ（以下、ＰＣと呼ぶ）１０７、スタックポインタ
（以下、ＳＰと呼ぶ）１０８、アドレスラッチ回路（以
下、ＡＬと呼ぶ）１０９、ステータスレジスタ（図示せ
ず）ならびにワーキングレジスタ（図示せず）等を備え
ている。ＲＡＭ１０２は、アドレスバス１０２Ａを介し
てＡＬ１０９と接続され、かつデータバス１０２Ｄを介
して制御部１０５と接続されている。ＲＯＭ１０３は、
アドレスバス１０３Ａを介してＡＬ１０９に接続され、
かつデータバス１０３Ｄを介して制御部１０５に接続さ
れている。また、割込み制御回路１０４と制御部１０５
とはデータバス１０４Ｄを介して接続され、制御部１０
５とレジスタファイル１０６とはデータバス１０５Ｄを
介して接続されている。

【０００４】このような構成において、アドレスバス１
０２Ａ、１０３Ａとデータバス１０２Ｄ、１０３Ｄのビ
ット数が同数で、ベクタ方式により割込み処理を制御す
る場合の割込み処理の手順について説明する。

【０００５】（１）第１マシンサイクルでは、割込み制
御回路１０４は、割込み要求信号を受付けると、割込み
ベクタアドレスを生成し、生成した割込みベクタアドレ
スならびに割込み要求を制御部１０５に与える。これに
より、制御部１０５は割込み受付応答動作を開始する。

【０００６】（２）第２マシンサイクルでは、割込みベ
クタアドレスがＡＬ１０９にセットされ、ＡＬ１０９に
セットされた割込みベクタアドレスがアドレスバス１０
３Ａを介してＲＯＭ１０３に与えられ、これにより割込
み飛び先アドレスがＲＯＭ１０３からデータバス１０３
Ｄを介して制御部１０５に読み込まれる。

【０００７】（３）第３マシンサイクルでは、ＳＰ１０
８が示すアドレスがＡＬ１０９にセットされ、ＡＬ１０
９にセットされたアドレスがアドレスバス１０２Ａを介
してＲＡＭ１０２に与えられ、ＲＡＭ１０２のこのアド
レスで示される領域に、データバス１０２Ｄを介してＰ
Ｃ１０７の値が転送されて書き込まれる。これにより、
ＰＣ１０７の値がＲＡＭ１０２に退避される。

【０００８】（４）第４マシンサイクルでは、ＰＣ１０
７の値がＲＡＭ１０２に退避されたと同様なＲＡＭ１０
２のアクセスにより、ステータスレジスタ等の値がＳＰ
１０８の示すＲＡＭ１０２のアドレスの領域に書き込ま
れて退避される。

【０００９】（５）第５マシンサイクルでは、割込み飛
び先アドレスがＡＬ１０９にセットされ、割込み飛び先
アドレスで指定される命令がＲＯＭ３から読み出され、
読み出された命令の実行が開始される。

【００１０】このような手順にしたがって割込み処理の
実行が開始されるが、上記の手順（３）と（４）の順序
は前後する場合もある。いずれにせよ、上記手順では、
ＰＣ１０７とＳＰ１０８が１つのＡＬ１０９を使用する
ために、割込み受付け応答動作は順次処理されることに
なる。このため、割込み要求を受け付けてから割込み処
理が開始されるまでには、最低５マシンサイクルの割込
み受付応答時間を必要としていた。

【００１１】一方、アドレスバスのビット数がデータバ
スのビット数よりも多い場合には、割込み飛び先アドレ
スの読み込み、ＰＣの値の格納に複数サイクルを必要と
するため、割込み受付応答動作のサイクル数は更に増加
することになる。例えば、図５に示す情報処理装置にお
いて、（アドレスバス１０２Ａ、１０３Ａのビット数）
＝（データバス１０２Ｄ、１０３Ｄのビット数）×２で
ある場合には、割込み処理の手順は以下に示すようにな
る。

【００１２】（１）第１マシンサイクルでは、割込み制
御回路１０４が割込み要求信号を受付けると、割込みベ
クタアドレスを生成し、生成した割込みベクタアドレス
ならびに割込み要求を制御部１０５に与える。これによ
り、制御部１０５は割込み受付応答動作を開始する。

【００１３】（２）第２マシンサイクルでは、割込みベ
クタアドレスがＡＬ１０９にセットされ、ＡＬ１０９に
セットされた割込みベクタアドレスがアドレスバス１０
３Ａを介してＲＯＭ１０３に与えられ、これにより割込
み飛び先アドレスの全ビットの内半分の上位側ビット又
は下位側ビットがＲＯＭ１０３からデータバス１０３Ｄ
を介して制御部１０５に読み込まれる。

【００１４】（３）第３マシンサイクルでは、第２マシ
ンサイクルで読み込まれなかった割込み飛び先アドレス
の残りの下位側ビット又は上位側ビットが、第２マシン
サイクルと同様にしてＲＯＭ１０３からデータバス１０
３Ｄを介して制御部１０５に読み込まれる。

【００１５】（４）第４マシンサイクルでは、ＳＰ１０
８が示すアドレスがＡＬ１０９にセットされ、ＡＬ１０
９にセットされたアドレスがアドレスバス１０２Ａを介
してＲＡＭ１０２に与えられ、ＲＡＭ１０２のこのアド
レスで示される領域に、データバス１０２Ｄを介してＰ
Ｃ１０７の値の内半分の上位側又は下位側の値が転送さ
れて書き込まれる。

【００１６】（５）第５マシンサイクルでは、第４マシ
ンサイクルでＲＡＭ１０２に書き込まれなかったＰＣ１
０７の値の残りの半分の下位側又は上位側の値が、第４
マシンサイクルと同様にして転送されて書き込まれる。

【００１７】（６）第６マシンサイクルでは、ＰＣ１０
７の値がＲＡＭ１０２に退避されたと同様なＲＡＭ１０
２のアクセスにより、ステータスレジスタ等の値がＳＰ
１０８の示すＲＡＭ１０２のアドレスの領域に書き込ま
れて退避される。

【００１８】（７）第７マシンサイクルでは、割込み飛
び先アドレスがＡＬ１０９にセットされ、割込み飛び先
アドレスで指定される命令の実行が開始される。

【００１９】このように、（アドレスバスのビット数）
＝（データバスのビット数）×２である場合には、上述
したように、最低７マシンサイクルの割込み受付応答時
間を必要としていた。

【００２０】

【発明が解決しようとする課題】以上説明したように、
従来の情報処理装置においては、ＰＣの値やステータス
レジスタ等の値がＲＡＭに退避される際に、値が退避さ
れるＲＡＭの領域を指定するアドレスがセットされるア
ドレスラッチ回路が１つであったため、割込み応答動作
は順次行われていた。このため、割込み応答動作が開始
されて割込み処理が行われるまでに多くの時間が必要に
なるといった不具合を招いていた。

【００２１】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、割込み処理の
処理時間を短縮した情報処理装置を提供することにあ
る。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、割込み処理の実行時
に、第１の記憶装置がアクセスされる際に、前記第１の
記憶装置に与えられるアクセスアドレスが、プログラム
カウンタの値としてセットされる第１のアドレスラッチ
回路と、割込み処理の実行時に、第２の記憶装置がアク
セスされる際に、前記第２の記憶装置に与えられるアク
セスアドレスが、プログラムカウンタの値又はスタック
ポインタの値としてセットされる第２のアドレスラッチ
回路と、割込み処理の実行時に、前記プログラムカウン
タの値が一時的に退避されて保持される保持手段と、割
込み処理の動作を含む装置全体の動作を制御し、割込み
処理の実行時に、並行して行われる前記第１の記憶装置
のアクセス、前記第２の記憶装置のアクセス、前記保持
手段への退避動作を制御する制御部とを有することを特
徴とする。

【００２３】第２の手段は、割込み処理の実行時に、第
１の記憶装置がアクセスされる際に、前記第１の記憶装
置に与えられるアクセスアドレスが、プログラムカウン
タの値としてセットされる第１のアドレスラッチ回路
と、割込み処理の実行時に、第２の記憶装置がアクセス
される際に、前記第２の記憶装置に与えられるアクセス
アドレスが、プログラムカウンタの値又はスタックポイ
ンタの値としてセットされる第２のアドレスラッチ回路
と、前記プログラムカウンタと同じ値を有して同時に動
作し、カウント値が割込み処理の実行時に一時的に退避
される第２のプログラムカウンタと、割込み処理の動作
を含む装置全体の動作を制御し、割込み処理の実行時
に、並行して行われる前記第１の記憶装置のアクセス、
前記第２の記憶装置のアクセス、前記第２のプログラム
カウンタの動作を制御する制御部とを有することを特徴
とする。

【００２４】

【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。

【００２５】図１はこの発明の一実施形態に係る情報処
理装置の構成を示す図である。図１において、この実施
形態の情報処理装置は、装置の制御中枢となる中央演算
処理装置（以下、ＣＰＵと呼ぶ）１と、第１、第２の記
憶装置として各種のデータを記憶するＲＡＭ２、ＲＯＭ
３を備えて構成されている。ＣＰＵ１は、入力される割
込み要求信号に対して割込みの許可、禁止や、割込みベ
クタアドレスの生成等を行う割込み制御回路（ＩＮＴ
Ｃ）４と、命令をデコードしてそのデコード結果に応じ
て命令の実行や、割込み処理の動作を含めて装置全体の
動作を制御する制御部（ＩＲ）５と、レジスタファイル
６を備えている。

【００２６】レジスタファイル６は、プログラムカウン
タ（以下、ＰＣ１と呼ぶ）−６１と、割込み発生時にＰ
Ｃ１−６１の値をコピーして保持する保持手段として機
能するプログラムカウンタ（以下、ＰＣ２と呼ぶ）−６
２と、ＳＰ６３と、命令実行時にＰＣ６１−１によって
指定されるアドレス専用のアドレスラッチ回路（以下、
ＡＬ１と呼ぶ）−６４と、割込み発生時等にＳＰ６３に
よって指定されるアドレス、又はＰＣ１−６１により指
定されるアドレスが選択的にセットされるアドレスラッ
チ回路（以下、ＡＬ２）−６５と、ステータスレジスタ
（図示せず）ならびにワーキングレジスタ（図示せず）
等を備えている。

【００２７】ＲＡＭ２は、アドレスバス２Ａを介してＡ
Ｌ２−６５と接続され、かつデータバス２Ｄを介して制
御部５と接続されている。ＲＯＭ３は、アドレスバス３
Ａを介してＡＬ１−６４と接続され、かつデータバス３
Ｄを介して制御部５と接続されている。また、割込み制
御回路４と制御部５とはデータバス４Ｄを介して接続さ
れ、制御部５とレジスタファイル６とはデータバス５Ｄ
を介して接続されている。

【００２８】このような構成において、アドレスバスの
ビット数がデータバスのビット数よりも大きな場合、例
えば（アドレスバス２Ａ、３Ａのビット数）＝（データ
バス２Ｄ、３Ｄのビット数）×２である場合の、割込み
処理の手順について説明する。

【００２９】（１）第１マシンサイクルでは、割込み制
御回路４が割込み要求信号を受付けると、割込みベクタ
アドレスを生成し、生成した割込みベクタアドレスなら
びに割込み要求を制御部５に与える。これにより、制御
部５は割込み受付応答動作を開始する。

【００３０】（２）第２マシンサイクルでは、割込みベ
クタアドレスがＡＬ１−６４にセットされ、ＡＬ１−６
４にセットされた割込みベクタアドレスがアドレスバス
３Ａを介してＲＯＭ３に与えられ、これにより割込み飛
び先アドレスの全ビットの内半分の上位側ビット又は下
位側ビットがＲＯＭ３からデータバス３Ｄを介して制御
部５に読み込まれる。これと同時に、ＳＰ６３が示すア
ドレスがＡＬ２−６５にセットされ、ＡＬ２−６５にセ
ットされたアドレスがアドレスバス２Ａを介してＲＡＭ
２に与えられ、ＲＡＭ２のこのアドレスで示される領域
に、データバス２Ｄを介してステータスレジスタの値が
書き込まれて退避される。また、ＰＣ１−６１の値がＰ
Ｃ２−６２にコピーされる。

【００３１】（３）第３マシンサイクルでは、第２マシ
ンサイクルで読み込まれなかった割込み飛び先アドレス
の残りの下位側ビット又は上位側ビットが、第２マシン
サイクルと同様にしてＲＯＭ３からデータバス３Ｄを介
して制御部５に読み込まれる。制御部５に読み込まれた
割込み飛び先アドレスはＰＣ１−６１にセットされる。

【００３２】これと同時に、ＡＬ２−６５にセットされ
たＳＰ６３のアドレスがアドレスバス２Ａを介してＲＡ
Ｍ２に与えられ、ＲＡＭ２のこのアドレスで示される領
域に、データバス２Ｄを介してＰＣ２−６２の値の内半
分の上位側又は下位側が書き込まれて退避される。

【００３３】（４）第４マシンサイクルでは、ＰＣ１−
６１にセットされた割込み飛び先アドレスがＡＬ１−６
４にセットされ、割込み飛び先アドレスで指定される命
令がＲＯＭ３から読み出され、読み出された命令の実行
が開始される。これと同時に、第３マシンサイクルでＲ
ＡＭ２に書き込まれなかったＰＣ２−６２の値の残りの
半分の下位側又は上位側の値が、第３マシンサイクルと
同様にしてＲＡＭ２に転送されて書き込まれる。

【００３４】このように、上記実施形態においては、制
御部５おける割込み受付応答処理と、割込み受付応答サ
イクルにおけるＰＣ１−６１やステータスレジスタのバ
ックアップ（退避処理）を並列に処理しているので、割
込み受付けから割込み飛び先アドレスでの命令実行まで
４マシンサイクルの時間しか要せず、前述した従来の７
マシンサイクルに比べて３マシンサイクルの時間を短縮
することができる。また、このような割込み処理時間の
短縮は、図５に示す従来の構成に比べて、情報処理装置
の外部仕様の変更を要せず、ＡＬ２−６５ならびにＰＣ
２−６２といった若干の回路の追加だけで実現すること
が可能となる。

【００３５】図２はこの発明の他の実施形態に係る情報
処理装置の構成を示す図である。図１に示す実施形態で
は割込み飛び先アドレスをＲＯＭ３に格納するのに対し
て、この実施形態の特徴とするところは、図２におい
て、割込み制御回路２１に割込み飛び先アドレスを格納
する記憶装置として機能するベクタ（Vector）ＲＯＭ２
２を設け、ＲＯＭ２に代えてこのベクタＲＯＭ２２に割
込み飛び先アドレスを格納し、格納された割込み飛び先
アドレスがアドレスバス２１Ａを介してＡＬ１−６４に
転送されてセットされ、ＲＯＭ２からの読込みサイクル
を費やさずに直接ＡＬ１−６４に対して割込み飛び先ア
ドレスをセットするようにしたことにあり、他は図１に
示す実施形態と同様である。

【００３６】次に、このような構成において、図１と同
様に（アドレスバス２Ａ、３Ａのビット数）＝（データ
バス２Ｄ、３Ｄのビット数）×２である場合の、割込み
処理の手順について説明する。

【００３７】（１）第１マシンサイクルでは、割込み制
御回路４が割込み要求信号を受付けると、割込みベクタ
アドレスを生成し、生成した割込みベクタアドレスなら
びに割込み要求を制御部５に与える。これにより、制御
部５は割込み受付応答動作を開始する。

【００３８】（２）第２マシンサイクルでは、割込み制
御回路２１が割込みベクタアドレスに基づいてベクタＲ
ＯＭ２２に格納されている割込み飛び先アドレスを指定
する。

【００３９】これと同時に、ＳＰ６３が示すアドレスが
ＡＬ２−６５にセットされ、ＡＬ２−６５にセットされ
たアドレスがアドレスバス２Ａを介してＲＡＭ２に与え
られ、ＲＡＭ２のこのアドレスで示される領域に、デー
タバス２Ｄを介してステータスレジスタの値が書き込ま
れて退避される。また、ＰＣ１−６１の値がＰＣ２−６
２にコピーされる。

【００４０】（３）第３マシンサイクルでは、ＰＣ１−
６１にセットされた割込み飛び先アドレスがＡＬ１−６
４にセットされ、割込み飛び先アドレスで指定される命
令がＲＯＭ３から読み出され、読み出された命令の実行
が開始される。これと同時に、ＳＰ６３が示すアドレス
がＡＬ２−６５にセットされ、ＡＬ２−６５にセットさ
れたアドレスがアドレスバス２Ａを介してＲＡＭ２に与
えられ、ＲＡＭ２のこのアドレスで示される領域に、デ
ータバス２Ｄを介してＰＣ２−６２の値の内半分の上位
側又は下位側が書き込まれて退避される。

【００４１】（４）第４マシンサイクルでは、第３マシ
ンサイクルでＲＡＭ２に書き込まれなかったＰＣ２−６
２の値の残りの半分の下位側又は上位側の値が、第３マ
シンサイクルと同様にしてＲＡＭ２に転送されて書き込
まれる。

【００４２】このような実施形態においては、割込みベ
クタアドレスを割込み制御回路２１のベクタＲＯＭ２２
に格納することにより、割込み受付けから割込み飛び先
アドレスでの命令実行まで３マシンサイクルとなり、従
来に比べて４マシンサイクルを短縮することが可能とな
る。

【００４３】ただし、割込み飛び先アドレスで指定され
る命令が実行されて、上記第４マシンサイクルまでの間
は、ＲＡＭ２へのアクセスサイクルが発生してはならな
いが、ＣＰＵ１内のシステムレジスタ等へのアクセスは
可能となる。

【００４４】図３はこの発明の他の実施形態に係る情報
処理装置の構成を示す図である。図１に示す実施形態で
はＰＣ１−６１の値をＰＣ２−６２にコピーするのに対
して、図３において、この実施形態の特徴とするところ
は、第２のプログラムカウンタとして機能し、ＰＣ１−
６１と同じ値を持って同時に動作するプログラムカウン
タ（以下、ＰＣ３と呼ぶ）−３１をレジスタファイル６
に設けたことにあり、他は図１に示す実施形態と同様で
ある。

【００４５】次に、このような構成において、図１と同
様に（アドレスバス２Ａ、３Ａのビット数）＝（データ
バス２Ｄ、３Ｄのビット数）×２である場合の、割込み
処理の手順について説明する。

【００４６】（１）第１マシンサイクルでは、割込み制
御回路４が割込み要求信号を受付けると、割込みベクタ
アドレスを生成し、生成した割込みベクタアドレスなら
びに割込み要求を制御部５に与える。これにより、制御
部５は割込み受付応答動作を開始する。

【００４７】（２）第２マシンサイクルでは、割込みベ
クタアドレスがＡＬ１−６４にセットされ、ＡＬ１−６
４にセットされた割込みベクタアドレスがアドレスバス
３Ａを介してＲＯＭ３に与えられ、これにより割込み飛
び先アドレスの全ビットの内半分の上位側ビット又は下
位側ビットがＲＯＭ３からデータバス３Ｄを介して制御
部５に読み込まれる。これと同時に、ＳＰ６３が示すア
ドレスがＡＬ２−６５にセットされ、ＡＬ２−６５にセ
ットされたアドレスがアドレスバス２Ａを介してＲＡＭ
２に与えられ、ＲＡＭ２のこのアドレスで示される領域
に、データバス２Ｄを介してステータスレジスタの値が
書き込まれて退避される。また、ＰＣ３−３１はその動
作が停止される。

【００４８】（３）第３マシンサイクルでは、第２マシ
ンサイクルで読み込まれなかった割込み飛び先アドレス
の残りの下位側ビット又は上位側ビットが、第２マシン
サイクルと同様にしてＲＯＭ３からデータバス３Ｄを介
して制御部５に読み込まれる。制御部５に読み込まれた
割込み飛び先アドレスはＰＣ１−６１にセットされる。

【００４９】これと同時に、ＳＰ６３が示すアドレスが
ＡＬ２−６５にセットされ、ＡＬ２−６５にセットされ
たアドレスがアドレスバス２Ａを介してＲＡＭ２に与え
られ、ＲＡＭ２のこのアドレスで示される領域に、デー
タバス２Ｄを介してＰＣ３−３１の値の内半分の上位側
又は下位側が書き込まれて退避される。

【００５０】（４）第４マシンサイクルでは、割込み飛
び先アドレスがＡＬ１−６４にセットされ、割込み飛び
先アドレスで指定される命令がＲＯＭ３から読み出さ
れ、読み出された命令の実行が開始される。これと同時
に、第３マシンサイクルでＲＡＭ２に書き込まれなかっ
たＰＣ３−３１の値の残りの半分の下位側又は上位側の
値が、第３マシンサイクルと同様にしてＲＡＭ２に転送
されて書き込まれる。

【００５１】（５）第５マシンサイクルでは、ＰＣ１−
６１の値がＰＣ３−３１にコピーされる。

【００５２】（６）第６マシンサイクルでは、ＰＣ３−
３１の動作が再開される。

【００５３】このような実施形態においては、ＰＣ１−
６１と同様に動作するＰＣ３−３１の値を割込み処理前
のプログラムカウンタの値としてＲＡＭ２に退避するよ
うにしているので、割込み受付から割込み飛び先アドレ
スでの命令実行まで４マシンサイクルとなり、従来に比
べて３マシンサイクルを短縮することが可能となる。

【００５４】ただし、割込み飛び先アドレスで指定され
る命令が実行されて、上記第４マシンサイクルまでの間
は、ＲＡＭ２へのアクセスサイクルが発生してはならな
いが、ＣＰＵ１内のシステムレジスタ等へのアクセスは
可能となる。また、多重割込みの場合には、割込み飛び
先にて実行される命令が実行されて上記第６マシンサイ
クルまでの間は割込み要求を受付けることができない。

【００５５】図４はこの発明の他の実施形態に係る情報
処理装置の構成を示す図である。図４において、この実
施形態の特徴とするところは、図２に示す実施形態と図
３に示す実施形態を組み合わせたことを特徴とし、他は
図１に示す実施形態と同様である。

【００５６】次に、この実施形態において、図１と同様
に（アドレスバス２Ａ、３Ａのビット数）＝（データバ
ス２Ｄ、３Ｄのビット数）×２である場合の、割込み処
理の手順について説明する。

【００５７】（１）第１マシンサイクルでは、割込み制
御回路４が割込み要求信号を受付けると、割込みベクタ
アドレスを生成し、生成した割込みベクタアドレスなら
びに割込み要求を制御部５に与える。これにより、制御
部５は割込み受付応答動作を開始する。

【００５８】（２）第２マシンサイクルでは、割込み制
御回路２１が割込みベクタアドレスに基づいてベクタＲ
ＯＭ２２に格納されている割込み飛び先アドレスを指定
する。これと同時に、ＳＰ６３が示すアドレスがＡＬ２
−６５にセットされ、ＡＬ２−６５にセットされたアド
レスがアドレスバス２Ａを介してＲＡＭ２に与えられ、
ＲＡＭ２のこのアドレスで示される領域に、データバス
２Ｄを介してステータスレジスタの値が書き込まれて退
避される。また、ＰＣ３−３１はその動作が停止され
る。

【００５９】（３）第３マシンサイクルでは、割込み飛
び先アドレスがＰＣ１−６１にセットされる。これと同
時に、ＳＰ６３が示すアドレスがＡＬ２−６５にセット
され、ＡＬ２−６５にセットされたアドレスがアドレス
バス２Ａを介してＲＡＭ２に与えられ、ＲＡＭ２のこの
アドレスで示される領域に、データバス２Ｄを介してＰ
Ｃ３−３１の値の内半分の上位側又は下位側が書き込ま
れて退避される。

【００６０】（４）第４マシンサイクルでは、割込み飛
び先アドレスがＡＬ１−６４にセットされ、割込み飛び
先アドレスで指定される命令がＲＯＭ３から読み出さ
れ、読み出された命令の実行が開始される。これと同時
に、第３マシンサイクルでＲＡＭ２に書き込まれなかっ
たＰＣ３−３１の値の残りの半分の下位側又は上位側の
値が、第３マシンサイクルと同様にしてＲＡＭ２に転送
されて書き込まれる。

【００６１】（５）第５マシンサイクルでは、ＰＣ１−
６１の値がＰＣ３−３１にコピーされる。

【００６２】（６）第６マシンサイクルでは、ＰＣ３−
３１の動作が再開される。

【００６３】このような実施形態にあっては、図２なら
びに図３に示す実施形態で得られる効果と同様の効果を
得ることができる。ただし、多重割込みの場合には、割
込み飛び先にて実行される命令が実行されて上記第６マ
シンサイクルまでの間は割込み要求を受付けることがで
きない。

【００６４】なお、上記実施形態においては、（アドレ
スバスのビット数）＝（データバスのビット数）×２で
ある場合の、割込み処理の手順について説明したが、
（アドレスバスのビット数）＝（データバスのビット
数）×ｎ（ｎ≧３）、あるいは（アドレスバスのビット
数）＝（データバスのビット数）であっても同様の効果
を得られることは可能である。

【００６５】

【発明の効果】以上説明したように、この発明によれ
ば、割込み受付応答処理と、割込み受付応答サイクルに
おけるＰＣや各種レジスタのバックアップ処理を並行し
て行うようにしたので、構成の大型化ならびに複雑化を
招くことなく、割込み処理の処理時間を短縮することが
できる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係る情報処理装置の構
成を示す図である。

【図２】この発明の他の実施形態に係る情報処理装置の
構成を示す図である。

【図３】この発明の他の実施形態に係る情報処理装置の
構成を示す図である。

【図４】この発明の他の実施形態に係る情報処理装置の
構成を示す図である。

【図５】従来の情報処理装置の構成を示す図である。

【符号の説明】

１中央演算処理装置２ＲＡＭ３ＲＯＭ４，２１割込み制御回路５制御部６レジスタファイル２２ベクタＲＯＭ３１，６１，６２プログラムカウンタ６３スタックポインタ６４，６５アドレスラッチ回路２Ａ，３Ａ，２１Ａアドレスバス２Ｄ，３Ｄ，４Ｄ，５Ｄデータバス

Claims

【特許請求の範囲】

【請求項１】割込み処理の実行時に、第１の記憶装置
がアクセスされる際に、前記第１の記憶装置に与えられ
るアクセスアドレスが、プログラムカウンタの値として
セットされる第１のアドレスラッチ回路と、割込み処理の実行時に、第２の記憶装置がアクセスされ
る際に、前記第２の記憶装置に与えられるアクセスアド
レスが、プログラムカウンタの値又はスタックポインタ
の値としてセットされる第２のアドレスラッチ回路と、割込み処理の実行時に、前記プログラムカウンタの値が
一時的に退避されて保持される保持手段と、割込み処理の動作を含む装置全体の動作を制御し、割込
み処理の実行時に、並行して行われる前記第１の記憶装
置のアクセス、前記第２の記憶装置のアクセス、前記保
持手段への退避動作を制御する制御部とを有することを
特徴とする情報処理装置。
【請求項２】割込み処理の実行時に、第１の記憶装置
がアクセスされる際に、前記第１の記憶装置に与えられ
るアクセスアドレスが、プログラムカウンタの値として
セットされる第１のアドレスラッチ回路と、割込み処理の実行時に、第２の記憶装置がアクセスされ
る際に、前記第２の記憶装置に与えられるアクセスアド
レスが、プログラムカウンタの値又はスタックポインタ
の値としてセットされる第２のアドレスラッチ回路と、前記プログラムカウンタと同じ値を有して同時に動作
し、カウント値が割込み処理の実行時に一時的に退避さ
れる第２のプログラムカウンタと、割込み処理の動作を含む装置全体の動作を制御し、割込
み処理の実行時に、並行して行われる前記第１の記憶装
置のアクセス、前記第２の記憶装置のアクセス、前記第
２のプログラムカウンタの動作を制御する制御部とを有
することを特徴とする情報処理装置。
【請求項３】割込み飛び先アドレスを格納する記憶装
置を備え、前記記憶装置に格納された割込み飛び先アドレスが前記
第１のアドレスラッチ回路にセットされることを特徴と
する請求項１又は２記載の情報処理装置。