JP2004348327A - デジタル信号処理装置及びデジタル信号処理方法 - Google Patents
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Abstract
【解決手段】本発明のデジタル信号処理装置1は,外部から入力されたプログラムが格納されるプログラム記憶装置と,プログラム記憶装置のアドレスを示す値が格納されるアドレスカウンタ106を備え,外部から入力されたプログラムをプログラム記憶装置に転送するアクセス制御装置105と,プログラム記憶装置のアドレスを示す値が格納されるプログラムカウンタ112を備え,プログラム記憶装置に格納されたプログラムに基づいて演算処理を行う演算装置111とを備え,アクセス制御装置105は,アドレスカウンタ106の値とプログラムカウンタ112の値とに基づいて外部から入力されたプログラムをプログラム記憶装置に転送することを特徴とする。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は,プログラムデータ格納用RAMを搭載したデジタル信号処理装置及びデジタル信号処理方法に関するものである。
【0002】
【従来の技術】
デジタル信号処理装置(DSP;Digital Signal Processor)は,デジタル信号処理を行うための演算処理装置である。DSPの内部構造はマイクロプロセッサの一種であるが,信号処理で非常に多く用いられる積和演算が高速に処理できるように,ハードウェア乗算器を有し,乗算と加算が同時に行えるなど,信号処理に特化した機能が実装されている。
【0003】
DSPは,携帯電話などに用いられるキー操作や表示部などのユーザインターフェースの処理機能を始め,プログラム格納用RAMやROMなどから多様なプログラムを処理することにより,JAVAバーチャルマシン(JAVA:登録商標)やMP3再生装置などの処理機能をもつことができる。
【0004】
【発明が解決しようとする課題】
しかしながら,従来の構成のDSPでは,全てのプログラムのダウンロードが完了するまでは待機状態でなければならず,プログラムの実行開始までに時間がかかるという問題があった。
【0005】
本発明は,上記問題点に鑑みてなされたものであり,本発明の目的は,DSPの処理をプログラムのダウンロード中にも実行することの可能な,新規かつ改良されたデジタル信号処理装置を提供することにある。
【0006】
【課題を解決するための手段】
上記課題を解決するため,本発明の第1の観点によれば,外部から入力されたプログラムが格納されるプログラム記憶装置と,プログラム記憶装置のアドレスを示す値が格納されるアドレスカウンタを備え,外部から入力されたプログラムをプログラム記憶装置に転送するアクセス制御装置と,プログラム記憶装置のアドレスを示す値が格納されるプログラムカウンタを備え,かつ,プログラム記憶装置に格納されたプログラムに基づいて演算処理を行う演算装置とを備えることを特徴とするデジタル信号処理装置が提供される。そして,アクセス制御装置は,アドレスカウンタの値とプログラムカウンタの値とに基づいて外部から入力されたプログラムをプログラム記憶装置に転送する。
【0007】
本発明の第1のデジタル信号処理装置によれば,プログラム記憶装置へ全てのプログラムのダウンロードが完了する前でも処理を開始させることができる。
【0008】
また,上記課題を解決するため,本発明の第2の観点によれば,外部の記憶装置に格納されたプログラムをプログラム記憶装置に転送してプログラムを実行するデジタル信号処理装置であって,プログラム記憶装置は複数のバンクに分割され,複数のバンクに各々対応する各1ビットのステータスレジスタを有し,アドレスカウンタ値の属するバンクに対応するステータスレジスタの値が1であれば,プログラムカウンタ値の命令を実行する機能と,アドレスカウンタ値の属するバンクに対応するステータスレジスタの値が1でなければ,演算処理装置のクロックを停止状態にした後に,外部の記憶装置からプログラム記憶装置へアドレスカウンタ値の属するバンクに格納されるプログラムを転送し,アドレスカウンタ値の属するバンクに対応するステータスレジスタの値を1とし,後に,演算処理装置のクロックの停止状態を解除する機能と,を有することを特徴とするデジタル信号処理装置が提供される。
【0009】
本発明の第2のデジタル信号処理装置によれば,プログラム記憶装置へ全てのプログラムのダウンロードが完了する前でも処理を開始させることができる。さらに,既にプログラムが転送されたバンクへは再度の転送が行われないので,プログラム記憶装置のバンクへ格納済みのプログラム命令を二重に転送することを防止できる。
【0010】
【発明の実施の形態】
以下,本発明の好適な実施の形態について,添付図面を参照しながら詳細に説明する。なお,以下の説明及び添付図面において,略同一の機能及び構成を有する構成要素については,同一符号を付することにより,重複説明を省略する。
【0011】
(第1の実施の形態)
まず,図1を参照しながら,第1の実施の形態にかかるデジタル信号処理装置の構成について説明する。図1は,第1の実施の形態にかかるデジタル信号処理装置の構成を示すブロック図である。
【0012】
図1に示すように,デジタル信号処理装置1は,デュアルポートRAMで構成されるプログラム格納用RAM108(プログラム記憶装置),演算処理等を行う演算装置111の他,アクセス制御装置105,クロック制御装置107などを含んで構成される。そして,プログラム格納用RAM108には,外部から入力(ダウンロード)されたプログラムが格納される。
【0013】
アクセス制御装置105は,ダウンロードされたプログラムの命令などのデータの格納先であるプログラム格納用RAM108のアドレスを決定する,アドレスカウンタ106を備える。
【0014】
そして,アクセス制御装置105は,演算処理装置121や外部記憶装置のフラッシュRAM122などと,外部プログラムデータバス123及び,外部プログラムアドレスバス124で接続される。アクセス制御装置105は,これら外部接続装置に対して外部ウェイト信号125を出力できるようになっている。
【0015】
アドレスカウンタ106によって決められたアドレスは,プログラムアドレスバスA104を経由して,プログラム格納用RAM108に伝送される。
【0016】
ダウンロードしたプログラムは,アクセス制御装置105からプログラムデータバスA114を経由して,プログラム格納用RAM108に書込まれて格納される。
【0017】
R/WコントロールA117は,アクセス制御装置105がプログラム格納用RAM108に対してプログラムの命令などのデータを読込み/書込み(Read/Write)処理を行うタイミングなどを制御する。
【0018】
また,アクセス制御装置105からは,演算装置111からプログラム格納用RAM108に対するアクセスを許可するDSPリセット116信号が出力され,演算装置111に入力される。
【0019】
演算装置111は,プログラム格納用RAM108からプログラムデータを演算処理等で使用するために,プログラムカウンタ112を有する。プログラムカウンタ112から出力されるプログラムアドレスは,プログラム格納用RAM108に入力されるとともに,プログラムアドレスバスB110を経由して,アクセス制御装置105に入力される。
【0020】
また,演算装置111は,プログラム格納用RAM108との間を双方向のプログラムデータバスB115により接続され,このプログラムデータバスB115によりプログラムの命令などのデータの読出し/書込みなどの処理が行われる。R/WコントロールA120信号は,プログラム格納用RAM108に対してプログラムの命令などのデータを読込み/書込み処理を行うタイミングなどの制御信号として用いられる。
【0021】
クロック制御装置107は,外部からのシステムクロック101や,停止信号であるウェイト信号103が入力されて,演算装置111に対するクロック信号の供給の制御などを行う。このようにアクセス制御装置105は,アドレスカウンタ106の値と,プログラムカウンタ112の値とに基づいて,クロック制御装置107にウェイト信号103を出力する。また,クロック制御装置107は,DSPクロック109を演算装置111へ出力し,演算装置111は,DSPクロック109に基づいて演算処理等の処理を行う。
【0022】
演算装置111は,プログラムカウンタ112によって,演算装置111が処理実行を行うために必要なプログラムが格納されているプログラム格納用RAM108のアドレスを,プログラムアドレスバスB110に出力する。
【0023】
次に,図1〜図3を参照しながら,第1の実施の形態のデジタル信号処理装置1の動作について説明する。図2は,第1の実施の形態にかかるデジタル信号処理装置の動作を示す,プログラム転送と命令実行のフローチャートである。図3は,図2のステップに対応するプログラム格納用RAM108のアドレスにおける,プログラムカウンタ値(PC)とアドレスカウンタ値(AC)の位置を示す図である。図3中,斜線で示す部分は,プログラム格納用RAM108において,プログラムの転送(ダウンロード)が終了済みであることを示す。
【0024】
図2に示すように,まずステップS11で,ACが0に初期化される(S11)。次に,ステップS12で,演算処理装置121または外部記憶装置122からプログラム格納用RAM108へ,ACが示す領域に格納されるプログラムが転送され,ACがインクリメントされる(S12)。次に,ステップS13で,ACと,PC+1とが比較される(S13)。ここで,PC+1とは,プログラムカウンタPCの値に”1”を加算することを意味する。
【0025】
比較の結果,AC=PC+1であれば,ステップS14で,PCが示す領域の命令を実行し,PCはインクリメントされる(S14)。そして,ステップS15で,演算処理装置121または外部記憶装置122からプログラム格納用RAM108へプログラムが転送され,ACがインクリメントされる(S15)。このように,アクセス制御装置105は,ACの値とPCの値とに基づいて,外部から入力されたプログラムをプログラム格納用RAM108に転送する。以上の工程が終了すれば,再びステップS13へ移る。
【0026】
一方,ステップS13での比較の結果,AC≠PC+1であれば,アクセス制御装置105は,クロック制御装置107に,演算装置111へのDSPクロックの供給を停止することを指示するウェイト信号を出力する。そして,ステップS16で,演算装置111へのDSPクロック109の供給をウェイト状態(停止状態)とし(S16),ステップS17で,ACの値にPCの値を代入する(S17)。
【0027】
このように,アクセス制御装置105は,アドレスカウンタ106の値とプログラムカウンタ112の値とが所定の関係を満たさなくなったときに,クロック制御装置107にウェイト信号103を出力し,アドレスカウンタ106の値を所定の関係を満たす値に変更する。DSPクロック109の供給がウェイト状態にあるので,PCはインクリメントされず,ステップS18で,演算処理装置121または外部記憶装置122からプログラム格納用RAM108へACが示す領域に格納されるプログラムが転送され,ACがインクリメントされる(S18)。次に,ステップS19で,演算装置111へのDSPクロック109の供給のウェイト状態を解除する(S19)。以上の工程が終了すれば,再びステップS13へ移る。
【0028】
実行した命令がジャンプ命令や分岐命令でなければPCとACを1ずつ増加し,プログラムの転送後にAC=PC+1の関係を維持する(図3のS11〜S15)が,実行した命令がジャンプ命令や分岐命令であれば,AC=PC+1の関係が崩れる(図3のS16)。そこで,AC=PCとすれば(図3のS17),次の命令がジャンプや分岐でなければ,ACはインクリメントされ,PCはDSPクロック109の供給がウェイト状態のためインクリメントされず,再びAC=PC+1の関係が維持される。
【0029】
このように,アクセス制御装置105は,アドレスカウンタ106の値とプログラムカウンタ112の値とが所定の関係を満たさないときに,クロック制御装置107にウェイト信号103を出力し,アドレスカウンタ106の値を所定の関係を満たす値に変更する。
【0030】
以上のように,第1の実施の形態によれば,従来,プログラムのダウンロードが全て完了するまで待機しなければならなかったDSPの処理動作を,プログラム記憶装置108へ全てのプログラムのダウンロードが完了する前であっても,プログラムの各命令などの実行を,プログラムの命令をダウンロードして格納するとともにスタートおよび処理させることが可能となり,プログラムの初期化に要する時間の短縮が図れる。
【0031】
(第2の実施の形態)
次に,図4を参照しながら,第2の実施の形態にかかるデジタル信号処理装置の構成について説明する。図4は,第2の実施の形態にかかるデジタル信号処理装置の構成を示すブロック図である。
【0032】
図4に示すように,第2の実施の形態にかかるデジタル信号処理装置2において,図1に示す第1の実施の形態にかかるデジタル処理装置1と異なる点は,プログラム格納用RAM208がバンク(図4では,bank1〜5)に分割されている点と,アドレス制御装置205にRAMステータスレジスタ226とRAMプライオリティレジスタ227が加えられている点である。なお,加えられている部分以外は第1の実施の形態と同様の構成を示すので,詳細な説明は省略する。
【0033】
プログラム格納用RAM208はいくつのバンクに分割されてもよく,また,バンク同士の大きさが異なっていてもよい。RAMステータスレジスタ226は,プログラム格納用RAM208の各バンクに対応する1ビットのメモリである。例えば,状態’1’は,プログラム格納用RAM208の該当するバンクに既にプログラムが転送されていることを示し,状態’0’は,プログラム格納用RAM208の該当するバンクに未だプログラムが転送されていないことを示すようにする。RAMステータスレジスタ226は,プログラム格納用RAM208のバンク数+1のバンク数をもっており,1つのバンク(図4ではバンク6)は常に状態が’1’である。ここで,’1’と’0’を逆にしてもよいし,その他の区別を行っても構わない。
【0034】
RAMプライオリティレジスタ227は,演算装置211が,プログラムが実行できないバンクにアクセスしようとしたとき,どのバンクにアクセスしようとしたのかを示す。例えば,RAMステータスレジスタ226の1番目のレジスタの値が’0’のときに,プログラム格納用RAM208のバンク1にアクセスしようとすると,RAMプライオリティレジスタ227の1番目のレジスタの値が’1’となる。また,RAMプライオリティレジスタ227のいずれかの状態が’1’になっているとき,演算装置211はwait状態となる。
【0035】
次に,図4,図5を参照しながら,第2の実施の形態にかかるデジタル信号処理装置の動作について説明する。図5は,第2の実施の形態にかかるデジタル信号処理装置の動作を示す,プログラム転送と命令実行のフローチャートである。
【0036】
図5に示すように,まずステップS21で,RAMステータスレジスタ226の各バンクの値が’0’に初期化され(S21),次に,ステップS22でACが’0’に初期化される(S22)。
【0037】
次に,ステップS23で,ACの属するバンクのRAMステータスレジスタ226が,’1’か否かを判断する(S23)。
【0038】
判断の結果,RAMステータスレジスタ226が’1’であれば,ステップS24で,PCが示す領域の命令が実行され,PCがインクリメントされる(S24)。そして,ステップS25で,ACがインクリメントされる(S25)。以上の工程が終了すれば,再びステップS23へ移る。
【0039】
一方,ステップS23の判断の結果,RAMステータスレジスタ226が’1’でなければ,ステップS26で,DSP211へのDSPクロック209の供給がウェイト状態にされる(S26)。そして,ステップS27で,演算処理装置221または外部記憶装置222からプログラム格納用RAM208のACの属するバンクへプログラムが転送される(S27)。次に,ステップS28で,ACの属するバンクのRAMステータスレジスタ226の値が’1’にされる(S28)。次に,ステップS29で,演算装置211へのDSPクロック209の供給のウェイト状態が解除される(S29)。以上の工程が終了すれば,再びステップS23へ移る。
【0040】
以上のように,第2の実施の形態によれば,従来,プログラムのダウンロードが全て完了するまで待機しなければならなかったDSPの処理動作を,プログラム記憶装置208へ全てのプログラムのダウンロードが完了する前であってもプログラムの各命令などの実行を,プログラムの命令をダウンロードして格納するとともにスタートおよび処理させることが可能となり,プログラムの初期化に要する時間の短縮が図れる。
【0041】
さらに,既にプログラムが転送されたバンクへは再度の転送が行われないので,プログラム記憶装置のバンクへ格納済みのプログラム命令を二重に転送することを防止できる。
【0042】
以上,添付図面を参照しながら本発明の好適な実施形態について説明したが,本発明はかかる例に限定されない。いわゆる当業者であれば,特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例を想定し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
【0043】
上記実施の形態においては,プログラム格納用RAMにデュアルポートRAMを適用した場合を例にあげて説明したが,本発明はかかる例に限定されない。例えば,プログラム領域を幾つかにバンク分けした場合にそれぞれのバンクに対してシングルポートRAMを使用し,プログラムダウンロード側のインタフェースと,演算装置アクセス側のインタフェースを制御するセレクタ装置を用いることで,複数のシングルポートRAMを適用した場合であっても実施することができる。
【0044】
また上記実施形態においては,アクセス制御装置,ダウンロードアドレスレジスタA,ダウンロードアドレスレジスタBまたはダウンロードセレクトレジスタを別の装置として構成した場合を例にあげて説明したが,本発明はかかる例に限定されず,上記各々の装置の組み合わせによる構成であっても実施することができる。例えば,アクセス制御装置,ダウンロードアドレスレジスタA,ダウンロードアドレスレジスタB,およびダウンロードセレクトレジスタを1つの装置として構成して実施することもできる。
【0045】
また上記実施の形態においてはDSPを適用した場合を例にあげて説明したが,本発明はかかる例に限定されない。例えば,本発明はマイクロプロセッサ等にも適用可能である。
【0046】
【発明の効果】
以上詳述したように,本発明によれば,従来,プログラムのダウンロードが全て完了するまで待機しなければならなかったDSPの処理動作を,全てのプログラムのダウンロードが完了する前でも,開始および処理させることが可能であり,プログラムの初期化に要する時間およびプログラムを処理するのにかかる時間などの短縮が図れるデジタル信号処理装置が提供できるものである。
【図面の簡単な説明】
【図1】図1は,第1の実施の形態にかかるデジタル信号処理装置の構成を示すブロック図である。
【図2】図2は,第1の実施の形態にかかるデジタル信号処理装置の動作を示す,プログラム転送と命令実行のフローチャートである。
【図3】図3は,図2のステップに対応するプログラム格納用RAMのアドレスにおけるプログラムカウンタ値(PC)とアドレスカウンタ値(AC)の位置を示す概念図である。
【図4】図4は,第2の実施の形態にかかるデジタル信号処理装置の構成を示すブロック図である。
【図5】図5は,第2の実施の形態にかかるデジタル信号処理装置の動作を示す,プログラム転送と命令実行のフローチャートである。
【符号の説明】
1,2 :デジタル信号処理装置
101 :システムクロック
103 :ウェイト信号
104 :プログラムアドレスバスA
105 :アクセス制御装置
106 :アドレスカウンタ
107 :クロック制御装置
108 :プログラム格納用RAM
109 :DSPクロック
110 :プログラムアドレスバスB
111 :演算装置
112 :プログラムカウンタ
114 :プログラムデータバスA
115 :プログラムデータバスB
116 :DSPリセット
117 :R/WコントロールB
120 :R/WコントロールA
121 :演算処理装置
122 :フラッシュRAM
123 :外部プログラムデータバス
124 :外部プログラムアドレスバス
125 :外部ウェイト信号
201 :システムクロック
203 :ウェイト信号
204 :プログラムアドレスバスA
205 :アクセス制御装置
206 :アドレスカウンタ
207 :クロック制御装置
208 :プログラム格納用RAM
209 :DSPクロック
210 :プログラムアドレスバスB
211 :演算装置
212 :プログラムカウンタ
214 :プログラムデータバスA
215 :プログラムデータバスB
216 :DSPリセット
217 :R/WコントロールB
220 :R/WコントロールA
221 :演算処理装置
222 :フラッシュRAM
223 :外部プログラムデータバス
224 :外部プログラムアドレスバス
225 :外部ウェイト信号
226 :RAMステータスレジスタ
227 :RAMプライオリティレジスタ
Claims (9)
- 外部から入力されたプログラムが格納されるプログラム記憶装置と,
前記プログラム記憶装置のアドレスを示す値が格納されるアドレスカウンタを備え,前記外部から入力されたプログラムを前記プログラム記憶装置に転送するアクセス制御装置と,
前記プログラム記憶装置のアドレスを示す値が格納されるプログラムカウンタを備え,かつ,前記プログラム記憶装置に格納された前記プログラムに基づいて演算処理を行う演算装置とを備え,
前記アクセス制御装置は,前記アドレスカウンタの値と前記プログラムカウンタの値とに基づいて前記外部から入力されたプログラムを前記プログラム記憶装置に転送することを特徴とするデジタル信号処理装置。 - 前記演算装置へのクロック信号の供給を制御するクロック制御装置を備え,
前記アクセス制御装置は,前記アドレスカウンタの値と前記プログラムカウンタの値とに基づいて,前記クロック制御装置に,前記処理装置への前記クロック信号の供給を停止することを指示するウェイト信号を出力し,
前記クロック制御装置は,前記ウェイト信号に応答して前記演算装置への前記クロック信号の供給を停止することを特徴とする請求項1に記載のデジタル信号処理装置。 - 前記アドレスカウンタの値は,前記アクセス制御装置が前記外部から入力されたプログラムを前記プログラム記憶装置に転送することに伴い更新され,
前記プログラムカウンタの値は,前記演算装置が前記プログラム記憶装置から前記プログラムを読み出すことに伴い更新され,
前記アクセス制御装置は,前記アドレスカウンタの値と前記プログラムカウンタの値とが所定の関係を満たさないときに,前記アドレスカウンタの値を前記所定の関係を満たす値に変更することを特徴とする請求項1に記載のデジタル信号処理装置。 - 前記アドレスカウンタの値は,前記アクセス制御装置が前記外部から入力されたプログラムを前記プログラム記憶装置に転送することに伴い更新され,
前記プログラムカウンタの値は,前記演算装置が前記プログラム記憶装置から前記プログラムを読み出すことに伴い更新され,
前記アクセス制御装置は,前記アドレスカウンタの値と前記プログラムカウンタの値とが所定の関係を満たさないときに,前記クロック制御装置に前記ウェイト信号を出力し,前記アドレスカウンタの値を前記所定の関係を満たす値に変更することを特徴とする請求項2に記載のデジタル信号処理装置。 - 前記プログラム記憶装置は複数のバンクに分割され,前記複数のバンクに各々対応する各1ビットのステータスレジスタを有し,
アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値が1であれば,プログラムカウンタ値の命令を実行し,
前記アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値が1でなければ,演算処理装置のクロックを停止状態にし,前記外部の記憶装置から前記プログラム記憶装置へ前記アドレスカウンタ値の属するバンクに格納されるプログラムを転送することを特徴とする請求項1,2,3,または4のうちのいずれか1項に記載のデジタル信号処理装置。 - 外部の記憶装置に格納されたプログラムをプログラム記憶装置に転送して前記プログラムを実行するデジタル信号処理装置であって,
アクセス制御装置のアドレスカウンタ値と,演算処理装置のプログラムカウンタ値+1とを比較する機能と,
比較の結果同値であれば,
前記演算処理装置が前記プログラムカウンタ値の命令を実行して前記プログラムカウンタ値をインクリメントし,
かつ,前記外部の記憶装置から前記プログラム記憶装置へ前記アドレスカウンタ値に格納されるプログラムを転送して前記アドレスカウンタ値をインクリメントする機能と,
比較の結果同値でなければ,
前記演算処理装置のクロックを停止状態にした後に,
前記アドレスカウンタ値を前記プログラムカウンタ値とし,
かつ,前記外部の記憶装置から前記プログラム記憶装置へ前記アドレスカウンタ値に格納されるプログラムを転送して前記アドレスカウンタ値をインクリメントし,
後に,前記演算処理装置のクロックの停止状態を解除する機能と,
を有することを特徴とするデジタル信号処理装置。 - 外部の記憶装置に格納されたプログラムをプログラム記憶装置に転送して前記プログラムを実行するデジタル信号処理装置であって,
前記プログラム記憶装置は複数のバンクに分割され,
前記複数のバンクに各々対応する各1ビットのステータスレジスタを有し,
アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値が1であれば,プログラムカウンタ値の命令を実行する機能と,
前記アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値が1でなければ,
演算処理装置のクロックを停止状態にした後に,
前記外部の記憶装置から前記プログラム記憶装置へ前記アドレスカウンタ値の属するバンクに格納されるプログラムを転送し,
前記アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値を1とし,
後に,前記演算処理装置のクロックの停止状態を解除する機能と,
を有することを特徴とするデジタル信号処理装置。 - 外部の記憶装置に格納されたプログラムをプログラム記憶装置に転送して前記プログラムを実行するデジタル信号処理方法であって,
アクセス制御装置のアドレスカウンタ値と,演算処理装置のプログラムカウンタ値+1とを比較する手段と,
比較の結果同値であれば,
前記演算処理装置が前記プログラムカウンタ値の命令を実行して前記プログラムカウンタ値をインクリメントし,
かつ,前記外部の記憶装置から前記プログラム記憶装置へ前記アドレスカウンタ値に格納されるプログラムを転送して前記アドレスカウンタ値をインクリメントする手段と,
比較の結果同値でなければ,
前記演算処理装置のクロックを停止状態にした後に,
前記アドレスカウンタ値を前記プログラムカウンタ値とし,
かつ,前記外部の記憶装置から前記プログラム記憶装置へ前記アドレスカウンタ値に格納されるプログラムを転送して前記アドレスカウンタ値をインクリメントし,
後に,前記演算処理装置のクロックの停止状態を解除する手段と,
を有することを特徴とするデジタル信号処理方法。 - 外部の記憶装置に格納されたプログラムを,複数のバンクに分割されたプログラム記憶装置に転送して前記プログラムを実行するデジタル信号処理方法であって,
アドレスカウンタ値の属するバンクに対応するステータスレジスタの値が1であれば,プログラムカウンタ値の命令を実行する手段と,
前記アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値が1でなければ,
演算処理装置のクロックを停止状態にした後に,
前記外部の記憶装置から前記プログラム記憶装置へ前記アドレスカウンタ値の属するバンクに格納されるプログラムを転送し,
前記アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値を1とし,
次に,前記演算処理装置のクロックの停止状態を解除する手段と,
を有することを特徴とする前記デジタル信号処理方法。
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