JPH02211574A - 初期プログラムローディング方式 - Google Patents
初期プログラムローディング方式Info
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- JPH02211574A JPH02211574A JP3299389A JP3299389A JPH02211574A JP H02211574 A JPH02211574 A JP H02211574A JP 3299389 A JP3299389 A JP 3299389A JP 3299389 A JP3299389 A JP 3299389A JP H02211574 A JPH02211574 A JP H02211574A
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- JP
- Japan
- Prior art keywords
- program
- ipl
- processor
- main processor
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims description 17
- 238000004891 communication Methods 0.000 abstract description 10
- 230000015556 catabolic process Effects 0.000 abstract 2
- 238000000034 method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のプロセッサを備える装置において、リ
セット時または電源オン時に初期プログラムローディン
グ（Ｉ Ｐ Ｌ （Ｉｎｉｔｉａｌ Ｐｒｏｇｒａｍ
Ｌ。
セット時または電源オン時に初期プログラムローディン
グ（Ｉ Ｐ Ｌ （Ｉｎｉｔｉａｌ Ｐｒｏｇｒａｍ
Ｌ。
ａｄｉｎｇ） ）を行うＩＰＬ方式に関する。
この種のＩＰＬ方式には、装置の備えるプロセッサにメ
モリを付随するものがある。さらに、このようなＩＰＬ
方式には、すべてのプロセッサに付随するメモリをＲＯ
Ｍ （Ｒｅａｄ ０ｎｌｙ Ｍｅ＋ｍｏｒｙ）化し、リ
セットまたは電源オン時のＩＰＬにおいて、１つのプロ
セッサからの転送をやめて、それぞれのプロセッサ内で
必要なプログラム等のデータ類のコピーをするＩＰＬ方
式がある。また、このｌＰＬ方式の他に、常時、全プロ
グラムを転送する方式もある。
モリを付随するものがある。さらに、このようなＩＰＬ
方式には、すべてのプロセッサに付随するメモリをＲＯ
Ｍ （Ｒｅａｄ ０ｎｌｙ Ｍｅ＋ｍｏｒｙ）化し、リ
セットまたは電源オン時のＩＰＬにおいて、１つのプロ
セッサからの転送をやめて、それぞれのプロセッサ内で
必要なプログラム等のデータ類のコピーをするＩＰＬ方
式がある。また、このｌＰＬ方式の他に、常時、全プロ
グラムを転送する方式もある。
（発明が解決しようとする課題〕
上述した従来のＩＰＬ方式において、それぞれのプロセ
ッサ内で必要なプログラム等のデータ類をコピーするＩ
ＰＬ方式は、すべてのメモリがＲＯＭであるため、装置
が大規模になると、ＲＯＭの内容の変更作業が困難とな
る。また、全プログラムを転送するＩＰＬ方式は、リセ
ット毎にＩＰＬを行う時間だけ待つ必要があるという欠
点があり、使用者に不便さを感じさせている。
ッサ内で必要なプログラム等のデータ類をコピーするＩ
ＰＬ方式は、すべてのメモリがＲＯＭであるため、装置
が大規模になると、ＲＯＭの内容の変更作業が困難とな
る。また、全プログラムを転送するＩＰＬ方式は、リセ
ット毎にＩＰＬを行う時間だけ待つ必要があるという欠
点があり、使用者に不便さを感じさせている。
本発明の目的は、このような欠点を除去し、待ち時間を
短縮できるＩＰＬ方式を提供することにある。
短縮できるＩＰＬ方式を提供することにある。
本発明は、電源オン時ならびにリセット時に初期プログ
ラムローディングを行いプログラムを転送する初期プロ
グラムローディング方式において、プログラムを記憶す
る外部記憶部と、 メモリを備え、このメモリのプログラムが破壊されてい
るとき、前記外部記憶部からプログラムをこのメモリに
ロードし、初期プログラムローディングの問い合わせ信
号を出力するメインプロセッサ部と、 メモリを備え、前記メインプロセッサ部の問い合わせ信
号を受けると、このメモリのプログラムをチェックし、
このプログラムが破壊されているとき、前記メインプロ
セッサ部を経由して前記外部記憶部からこのメモリにプ
ログラムをロードするサブプロセッサ部とを有すること
を特徴としている。
ラムローディングを行いプログラムを転送する初期プロ
グラムローディング方式において、プログラムを記憶す
る外部記憶部と、 メモリを備え、このメモリのプログラムが破壊されてい
るとき、前記外部記憶部からプログラムをこのメモリに
ロードし、初期プログラムローディングの問い合わせ信
号を出力するメインプロセッサ部と、 メモリを備え、前記メインプロセッサ部の問い合わせ信
号を受けると、このメモリのプログラムをチェックし、
このプログラムが破壊されているとき、前記メインプロ
セッサ部を経由して前記外部記憶部からこのメモリにプ
ログラムをロードするサブプロセッサ部とを有すること
を特徴としている。
〔実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
このＩＰＬ方式は、端末などの装置に備えられており、
この装置の制御等に係るプログラムを記憶している、フ
ロッピーディスク（ＦＤ）のような外部記憶装置１０と
、外部記憶装置１０とプログラムの伝送等の通信をする
メインプロセッサ部２０と、通信バス４０を経由してメ
インプロセッサ部１０とプログラムの伝送等の通信をす
るサブプロセンサ部３０とで構成されている。
この装置の制御等に係るプログラムを記憶している、フ
ロッピーディスク（ＦＤ）のような外部記憶装置１０と
、外部記憶装置１０とプログラムの伝送等の通信をする
メインプロセッサ部２０と、通信バス４０を経由してメ
インプロセッサ部１０とプログラムの伝送等の通信をす
るサブプロセンサ部３０とで構成されている。
さらに、メインプロセッサ部２０は、通信バス４０に接
続され、外部記憶装置１０からプログラムの転送を受け
るメインプロセッサ２１と、メインプロセッサ２１に転
送されたプログラムを収容する、電池バックアップ付の
ＲＡ Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）２３と、メインプロセッサ２１の通信に係るプログ
ラムを収容しているＲ ＯＭ２２とで構成されている。
続され、外部記憶装置１０からプログラムの転送を受け
るメインプロセッサ２１と、メインプロセッサ２１に転
送されたプログラムを収容する、電池バックアップ付の
ＲＡ Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）２３と、メインプロセッサ２１の通信に係るプログ
ラムを収容しているＲ ＯＭ２２とで構成されている。
また、サブプロセッサ部３０は、通信バス４０に接続さ
れ、メインプロセッサ２１からプログラムの転送を受け
るサブプロセッサ３１と、サブプロセッサ３１に転送さ
れたプログラムを収容する、電池バックアップ付のＲＡ
Ｍ３３と、サブプロセッサ３１の通信に係るプログラム
を収容しているＲＯＭ３２とで構成されている。
れ、メインプロセッサ２１からプログラムの転送を受け
るサブプロセッサ３１と、サブプロセッサ３１に転送さ
れたプログラムを収容する、電池バックアップ付のＲＡ
Ｍ３３と、サブプロセッサ３１の通信に係るプログラム
を収容しているＲＯＭ３２とで構成されている。
次に、本実施例の動作を、第２図の通信シーケンス図を
参照して説明する。
参照して説明する。
端末の電源オンまたはリセットにより、メインプロセッ
サ部２０のメインプロセッサ２１と、サブプロセッサ部
３０のサブプロセッサ３１との双方にリセットが入る。
サ部２０のメインプロセッサ２１と、サブプロセッサ部
３０のサブプロセッサ３１との双方にリセットが入る。
そして、メインプロセッサ２１とサブプロセッサ３Ｉと
は、それぞれＲＯＭ２２．３２に収容されている初期設
定プログラムにより制御される。
は、それぞれＲＯＭ２２．３２に収容されている初期設
定プログラムにより制御される。
メインプロセッサ２１が、初期設定プログラムによ４す
、ＲＡＭ２３を制御して、ＲＡＭ２３の固定エリアのチ
ェックサムをとる。メインプロセッサ２１は、このチェ
ックサムが初期値と一致しているかどうかを確認する。
、ＲＡＭ２３を制御して、ＲＡＭ２３の固定エリアのチ
ェックサムをとる。メインプロセッサ２１は、このチェ
ックサムが初期値と一致しているかどうかを確認する。
そして、チェックサムが初期値と一致しない場合、すな
わちＲＡＭ２３に収容されているプログラムが壊れてい
る場合、メインプロセッサ２１は、外部記憶装置１０か
らプログラムの転送を受ける。この転送されたプログラ
ムは、ＲＡＭ２３にロードされる。
わちＲＡＭ２３に収容されているプログラムが壊れてい
る場合、メインプロセッサ２１は、外部記憶装置１０か
らプログラムの転送を受ける。この転送されたプログラ
ムは、ＲＡＭ２３にロードされる。
次に、メインプロセッサ２１が、第２図に示されるよう
に、サブプロセッサ部３０のサブプロセッサ３１に対し
て、ＩＰＬ要／不要の問い合わせ信号ａを、通信バス４
０を経由して送信する。サブプロセッサ３１は、問い釡
わせ信号ａを受信すると、ＲＯＭ３２に収容されている
初期設定プログラムにより、ＲＡＭ３３の固定エリアの
チェックサムをとる。そして、サブプロセッサ３１は、
このチェックサムに係る応答信号すを、メインプロセッ
サ２１に送信する。メインプロセッサ２１は、応答信号
すを受信すると、この応答信号すによるサブプロセッサ
部３０のチェックサムと、外部記憶装置１０内の初期値
とを比較する。この比較により２つの値が異なっている
場合、メインプロセッサ２１は、ＩＰＬ信号Ｃをメイン
プロセッサ２１に送信する。すなわち、外部記憶装置１
０のプログラムが、メインプロセッサ２１、通信バス４
０を経由して、サブプロセッサ３１に転送される。転送
されたプログラムは、ＲＡＭ３３にロードされる。サブ
プロセッサ３１が、ＩＰＬを完了すると、ＩＰＬの完了
信号ｄがサブプロセッサ２１に送信される。
に、サブプロセッサ部３０のサブプロセッサ３１に対し
て、ＩＰＬ要／不要の問い合わせ信号ａを、通信バス４
０を経由して送信する。サブプロセッサ３１は、問い釡
わせ信号ａを受信すると、ＲＯＭ３２に収容されている
初期設定プログラムにより、ＲＡＭ３３の固定エリアの
チェックサムをとる。そして、サブプロセッサ３１は、
このチェックサムに係る応答信号すを、メインプロセッ
サ２１に送信する。メインプロセッサ２１は、応答信号
すを受信すると、この応答信号すによるサブプロセッサ
部３０のチェックサムと、外部記憶装置１０内の初期値
とを比較する。この比較により２つの値が異なっている
場合、メインプロセッサ２１は、ＩＰＬ信号Ｃをメイン
プロセッサ２１に送信する。すなわち、外部記憶装置１
０のプログラムが、メインプロセッサ２１、通信バス４
０を経由して、サブプロセッサ３１に転送される。転送
されたプログラムは、ＲＡＭ３３にロードされる。サブ
プロセッサ３１が、ＩＰＬを完了すると、ＩＰＬの完了
信号ｄがサブプロセッサ２１に送信される。
また、サブプロセッサ部３０のチェックサムが、外部記
憶装置の値と一致した場合、メインプロセッサ２１は、
ＩＰＬの完了信号ｄをサブプロセッサ部３０のサブプロ
セッサ３１に送る。サブプロセッサ３１が完了信号ｄを
受けた後、通常のオンライン動作に移行する。
憶装置の値と一致した場合、メインプロセッサ２１は、
ＩＰＬの完了信号ｄをサブプロセッサ部３０のサブプロ
セッサ３１に送る。サブプロセッサ３１が完了信号ｄを
受けた後、通常のオンライン動作に移行する。
なお、ＲＡＭ２３．３３は電池バックアップされている
ため、未使用時に電源をオフにしておいてもプログラム
は保存される。従って、原則的にＩＰＬは、初期のセッ
トアツプ時のみ行われる。また、本、実施例で用いられ
ている応答信号にプログラムの版数を設定し、版数が異
なる時に、ＩＰＬを実行するようにすれば、プログラム
の変更も容易となる。
ため、未使用時に電源をオフにしておいてもプログラム
は保存される。従って、原則的にＩＰＬは、初期のセッ
トアツプ時のみ行われる。また、本、実施例で用いられ
ている応答信号にプログラムの版数を設定し、版数が異
なる時に、ＩＰＬを実行するようにすれば、プログラム
の変更も容易となる。
このようにして本実施例は、複数のプロセッサからなる
装置において、１つのプロセッサに外部記憶装置を具備
し、他のプロセッサとの間にＩＰＬ要／不要の問い合わ
せ手順を定義し、各プロセッサにこの手順を実現するた
めの通信プログラムを具備するので、リセット又は電源
オン時にこの手順を実行して、プログラムが破壊されて
いる時に、ＩＰＬを行うことができる。
装置において、１つのプロセッサに外部記憶装置を具備
し、他のプロセッサとの間にＩＰＬ要／不要の問い合わ
せ手順を定義し、各プロセッサにこの手順を実現するた
めの通信プログラムを具備するので、リセット又は電源
オン時にこの手順を実行して、プログラムが破壊されて
いる時に、ＩＰＬを行うことができる。
以上説明したように、本発明はメモリのプログラムが破
壊されているときのみにＩＰＬを行うので、電源オン時
ならびにリセット時に、通常動作に移行するまでの待ち
時間を短縮できる効果がある。
壊されているときのみにＩＰＬを行うので、電源オン時
ならびにリセット時に、通常動作に移行するまでの待ち
時間を短縮できる効果がある。
第１図は、本発明の一実施例を示すブロック図、第２図
は、第１図の実施例の通信シーケンス図である。 １０・・・・・外部記憶装置 ２０・・・・・メインプロセッサ部 ２１・・・・・メインプロセッサ ２２、３２− ・・ＲＯＭ ２３、３３・・・ＲＡＭ ３０・・・・・サブプロセッサ部 ３１・・・・・サブプロセッサ ４０・・・・・通信バス 第１図
は、第１図の実施例の通信シーケンス図である。 １０・・・・・外部記憶装置 ２０・・・・・メインプロセッサ部 ２１・・・・・メインプロセッサ ２２、３２− ・・ＲＯＭ ２３、３３・・・ＲＡＭ ３０・・・・・サブプロセッサ部 ３１・・・・・サブプロセッサ ４０・・・・・通信バス 第１図
Claims (1)
- （１）電源オン時ならびにリセット時に初期プログラム
ローディングを行いプログラムを転送する初期プログラ
ムローディング方式において、プログラムを記憶する外
部記憶部と、 メモリを備え、このメモリのプログラムが破壊されてい
るとき、前記外部記憶部からプログラムをこのメモリに
ロードし、初期プログラムローディングの問い合わせ信
号を出力するメインプロセッサ部と、 メモリを備え、前記メインプロセッサ部の問い合わせ信
号を受けると、このメモリのプログラムをチェックし、
このプログラムが破壊されているとき、前記メインプロ
セッサ部を経由して前記外部記憶部からこのメモリにプ
ログラムをロードするサブプロセッサ部とを有すること
を特徴とする初期プログラムローディング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299389A JPH02211574A (ja) | 1989-02-13 | 1989-02-13 | 初期プログラムローディング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3299389A JPH02211574A (ja) | 1989-02-13 | 1989-02-13 | 初期プログラムローディング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02211574A true JPH02211574A (ja) | 1990-08-22 |
Family
ID=12374378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3299389A Pending JPH02211574A (ja) | 1989-02-13 | 1989-02-13 | 初期プログラムローディング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02211574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004013790A (ja) * | 2002-06-11 | 2004-01-15 | Konica Minolta Holdings Inc | 起動装置、記録媒体、プログラム及び起動方法 |
-
1989
- 1989-02-13 JP JP3299389A patent/JPH02211574A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004013790A (ja) * | 2002-06-11 | 2004-01-15 | Konica Minolta Holdings Inc | 起動装置、記録媒体、プログラム及び起動方法 |
| JP4561028B2 (ja) * | 2002-06-11 | 2010-10-13 | コニカミノルタホールディングス株式会社 | 起動装置、コンピュータ起動プログラム、記録媒体及びコンピュータ起動方法 |
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