JP2586421Y2 - デバッグ機能付ｃｐｕボード - Google Patents

デバッグ機能付ｃｐｕボード

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JP2586421Y2
JP2586421Y2 JP5638292U JP5638292U JP2586421Y2 JP 2586421 Y2 JP2586421 Y2 JP 2586421Y2 JP 5638292 U JP5638292 U JP 5638292U JP 5638292 U JP5638292 U JP 5638292U JP 2586421 Y2 JP2586421 Y2 JP 2586421Y2
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原 宗 明 萩
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Description

【考案の詳細な説明】
【０００１】
【考案の目的】
【０００２】
【産業上の利用分野】本考案は、デバッグ機能付ＣＰＵ
ボードに関し、特に、デバッグ作業用のモニタプログラ
ムを実行するに際しユーザプログラムの実行に関与する
回路から隔離して利用できる回路をＣＰＵボードにデバ
ッグ作業のために予め組み込むことによりユーザプログ
ラム中への割込命令の挿入あるいはユーザプログラムの
一部の割込命令への一時的な書換ないしはインサーキッ
トエミュレータの使用を排除してなるデバッグ機能付Ｃ
ＰＵボードに関するものである。
【０００３】
【従来の技術】従来、この種のＣＰＵボードとしては、
デバッグ作業を実行するために所要の回路が搭載された
ものが全く提案されていなかった。
【０００４】それ故、従来のＣＰＵボードでは、ユーザ
プログラム中に組み込まれたデバッグ作業用のモニタプ
ログラムを利用し、あるいはインサーキットエミュレー
タを利用することによって、デバッグ作業を実行しなけ
ればならなかった。
【０００５】デバッグ作業用のモニタプログラムを利用
する場合、従来のＣＰＵボードでは、ユーザプログラム
の実行中に周期的に割込命令を実行し、あるいはユーザ
プログラムの実行中にユーザプログラムの一部を一時的
に割込命令に書き換えて実行することにより、デバッグ
作業用のモニタプログラムを起動せしめてデバッグ作業
を実行していた。
【０００６】これに対し、インサーキットエミュレータ
を利用する場合、従来のＣＰＵボードでは、ＣＰＵボー
ドの所定箇所に対しインサーキットエミュレータを直接
に接続することにより、デバッグ作業を実行していた。
【０００７】
【解決すべき問題点】しかしながら、従来のＣＰＵボー
ドには、デバッグ作業用のモニタプログラムを利用する
場合、(i) デバッグ作業用のモニタプログラムを起動せ
しめるに際し、ユーザプログラムの実行中に周期的に割
込命令を実行し、もしくはユーザプログラムの実行中に
ユーザプログラムの一部を一時的に割込命令に書き換え
て実行しなければならない欠点があり、ひいては(ii)デ
バッグ作業用のモニタプログラムがユーザプログラムと
同居せしめられていたので、ユーザがデバッグ作業用の
モニタプログラムを意識しつつユーザプログラムを作成
して実行しなければならない欠点があり、(iii) ユーザ
プログラムの実行中に周期的に割込命令を実行するもの
にあっては、ユーザプログラムの実行中にデバッグ作業
を周期的に実行しなければならず、ユーザプログラムの
実行能率を改善できない欠点があり、(iv)ユーザプログ
ラムの実行中にユーザプログラムの一部を割込命令に書
き換えて実行しデバッグ作業用のモニタプログラムを起
動せしめるものにあっては、ユーザプログラムをランダ
ムアクセスメモリに保持せしめておかなければならない
欠点があった。
【０００８】また、従来のＣＰＵボードには、インサー
キットエミュレータを利用する場合、(v) 高価なインサ
ーキットエミュレータを必要とする欠点があり、ひいて
は(vi)価格が高騰してしまう欠点があった。
【０００９】そこで、本考案は、これらの欠点を除去す
る目的で、デバッグ作業用のモニタプログラムを実行す
るに際しユーザプログラムの実行に関与する回路から隔
離して利用できる回路をＣＰＵボードにデバッグ作業の
ために予め組み込むことによりユーザプログラム中への
割込命令の挿入あるいはユーザプログラムの一部の割込
命令への一時的な書換ないしはインサーキットエミュレ
ータの使用を排除してなるデバッグ機能付ＣＰＵボード
を提供せんとするものである。
【００１０】
【考案の構成】
【００１１】
【問題点の解決手段】本考案により提供される問題点の
解決手段は、「基板ボードにＣＰＵならびに記憶回路な
どの所要回路が搭載されておりユーザプログラムを実行
してなるＣＰＵボードにおいて、 (a) ＣＰＵを外部のモニタ装置に接続しており、ＣＰＵ
がデバッグ作業用のモニタプログラムを実行するに際し
て所要のコマンドおよびデータならびに信号をＣＰＵと
モニタ装置との間で仲介するためのインタフェース回路
(13)と、 (b) ＣＰＵと記憶回路およびインタフェース回路(13)と
を連絡するバス中に配置されており、ＣＰＵがデバッグ
作業用のモニタプログラムを実行するに際してバスを切
り換えＣＰＵを記憶回路のデバッグ記憶領域およびユー
ザ記憶領域とインタフェース回路(13)とに接続し、かつ
ＣＰＵがユーザプログラムを実行するに際してバスを切
り換えＣＰＵを記憶回路のユーザ記憶領域に接続するた
めのバス切換スイッチ(14)と、 (c) ＣＰＵとインタフェース回路(13)とバス切換スイッ
チ(14)の制御入力端とに接続されており、バス切換スイ
ッチ(14)に対しバス切換を実行するよう指令するバス切
換信号ＢＳＷとＣＰＵに対しデバッグ作業用のモニタプ
ログラムを実行するよう指令する特権割込信号とを発生
して出力するための動作切換信号発生手段(20)と、 (d) バス切換スイッチ(14)と記憶回路および動作切換信
号発生手段(20)との間に配置されており、ＣＰＵがデバ
ッグ作業用のモニタプログラムを実行するに際しバス切
換スイッチ(14)を介して記憶回路のデバッグ記憶領域お
よびユーザ記憶領域をＣＰＵに対しバンク切換で接続す
るよう指令し、かつＣＰＵがデバッグ作業用のモニタプ
ログラムを実行するに際して所要の動作切換条件を設定
し動作切換信号発生手段(20)に与えるためのデバッグ動
作設定回路(12)とを備えてなることを特徴とするデバッ
グ機能付ＣＰＵボード」である。
【００１２】
【作用】本考案にかかるデバッグ機能付ＣＰＵボード
は、基板ボードにＣＰＵならびに記憶回路などの所要回
路が搭載されておりユーザプログラムを実行してなるＣ
ＰＵボードであって、上述の［問題点の解決手段］の欄
に明示したごとく構成されており、(i) ＣＰＵがデバッ
グ作業用のモニタプログラムを実行するに際してバス切
換スイッチによってバスを切り換えＣＰＵを記憶回路の
デバッグ記憶領域およびユーザ記憶領域とインタフェー
ス回路とに接続し、かつＣＰＵがユーザプログラムを実
行するに際してバス切換スイッチによってバスを切り換
えＣＰＵを記憶回路のユーザ記憶領域に接続し、かつ(i
i)バス切換スイッチの切換を指令するバス切換信号ＢＳ
ＷとＣＰＵに対しデバッグ作業用のモニタプログラムを
実行するよう指令する特権割込信号を動作切換信号発生
手段が発生し、かつ(iii) ＣＰＵがデバッグ作業用のモ
ニタプログラムを実行するに際して記憶回路のデバッグ
記憶領域およびユーザ記憶領域をバス切換スイッチを介
してＣＰＵに対しバンク切換で接続するようデバッグ動
作設定回路が指令し、かつＣＰＵがデバッグ作業用のモ
ニタプログラムを実行するに際して動作切換信号発生手
段に対し所要の動作切換条件をデバッグ動作設定回路が
設定して与えているので、 (i) ユーザプログラムの実行に際しデバッグ作業ない
しはデバッグ作業用のモニタプログラムを格別に意識す
る必要を除去する作用をなし、また (ii) インサーキットエミュレータを不要とする作用を
なし、ひいては (iii) ユーザプログラムの実行能率を改善し、かつ価
格の高騰を抑制する作用をなす。
【００１３】
【実施例】次に、本考案にかかるデバッグ機能付ＣＰＵ
ボードについて、その好ましい実施例を挙げ、添付図面
を参照しつつ、具体的に説明する。
【００１４】しかしながら、以下に説明する実施例は、
本考案の理解を容易化ないし促進化するために記載され
るものであって、本考案を限定するために記載されるも
のではない。
【００１５】換言すれば、以下に説明する実施例におい
て開示される各要素は、本考案の精神ならびに技術的範
囲に属する全ての設計変更ならびに均等物置換を含むも
のである。
【００１６】（添付図面の説明）
【００１７】図１は、本考案にかかるデバッグ機能付Ｃ
ＰＵボードの一実施例に対するデバッグ作業のためのモ
ニタ装置の接続要領を説明するための斜視図であって、
特に、デバッグ作業のためのモニタ装置300 が小型コン
ピュータ (いわゆる“パーソナルコンピュータ”など)
である場合を示している。
【００１８】図２は、本考案にかかるデバッグ機能付Ｃ
ＰＵボードの一実施例の構成および一の動作状態を説明
するための回路図であって、特に、バス切換スイッチ14
が図３に示した状態からバス切換信号ＢＳＷに応じてデ
バッグ作業用のモニタプログラムを実行するために切り
換えられた状態を示している。
【００１９】図３は、本考案にかかるデバッグ機能付Ｃ
ＰＵボードの一実施例の構成および他の動作状態を説明
するための回路図であって、特に、バス切換スイッチ14
が図２に示した状態からバス切換信号ＢＳＷに応じてユ
ーザプログラムを実行するために切り換えられた状態を
示している。
【００２０】図４は、本考案にかかるデバッグ機能付Ｃ
ＰＵボードの一実施例の動作を説明するためのフローチ
ャート図であって、特に、デバッグ作業用のモニタプロ
グラムおよびユーザプログラムの一連の実行手順を全体
的に示している。
【００２１】図５は、本考案にかかるデバッグ機能付Ｃ
ＰＵボードの一実施例の動作を説明するためのフローチ
ャート図であって、特に、デバッグ作業用のモニタプロ
グラムの実行手順を全体的に示している。
【００２２】図６ないし図１５は、それぞれ、本考案に
かかるデバッグ機能付ＣＰＵボードの一実施例の動作を
説明するためのフローチャート図であって、特に、図５
に示したデバッグ作業用のモニタプログラムの実行手順
を示したフローチャート図における各種コマンドの実行
手順を具体的に示している。
【００２３】（実施例の構成）
【００２４】まず、図１，図２および図３を参照しつ
つ、本考案にかかるデバッグ機能付ＣＰＵボードの一実
施例について、その構成を詳細に説明する。
【００２５】100 は、本考案にかかるデバッグ機能付Ｃ
ＰＵボードであって、一般にユーザ機器200 の内部に実
装されており、デバッグ作業に際しインタフェースコネ
クタ110 にケーブルコネクタ310 を接続することによっ
てケーブル311 を介しデバッグ作業のためのモニタ装置
300 に接続されている。モニタ装置300 は、たとえば、
小型コンピュータ (いわゆる“パーソナルコンピュー
タ”など) などによって形成されており、本考案にかか
るデバッグ機能付ＣＰＵボード100 のデバッグ作業に際
しキーボード320 からケーブル321 を介してコンピュー
タ本体330 中に各種のデバッグ作業用のコマンド (たと
えばダウンロードコマンド，イニシャルコマンド，レジ
スタ要求コマンド，レジスタ書換コマンド，記憶データ
要求コマンド，ブレークアドレス設定コマンド，アドレ
スブレーク許可コマンド，アドレスブレーク禁止コマン
ド，ランコマンドあるいはステップコマンド) ならびに
所要のデータを与えている。モニタ装置300 は、(i) キ
ーボード320 からケーブル321 を介してコンピュータ本
体330 に対し各種のデバッグ作業用のコマンドならびに
所要のデータが与えられると、本考案にかかるデバッグ
機能付ＣＰＵボード10 ０ からの送信要求信号に応じ
て、コンピュータ本体330 からケーブル311 およびケー
ブルコネクタ310 を介して各種のデバッグ作業用のコマ
ンドならびに所要のデータを本考案にかかるデバッグ機
能付ＣＰＵボード100 へ送信し、また(ii)本考案にかか
るデバッグ機能付ＣＰＵボード100 によるデバッグ作業
用のモニタプログラムの実行結果を本考案にかかるデバ
ッグ機能付ＣＰＵボード100 からケーブルコネクタ310
およびケーブルコネクタ311 を介してコンピュータ本体
330 に受信して表示部材340 に表示する。
【００２６】本考案にかかるデバッグ機能付ＣＰＵボー
ド100 は、インターフェースコネクタ110 の取り付けら
れた基板ボード120 上に搭載されておりデバッグ作業用
のモニタプログラムならびにユーザプログラムを実行す
るためのＣＰＵ10と、デバッグ作業時に利用されるデバ
ッグ記憶領域としての読出専用メモリＲＯＭおよびラン
ダムアクセスメモリＲＡＭとデバッグ作業時ならびにユ
ーザプログラムの実行時に利用されるユーザ記憶領域と
しての記憶領域ＭＥＭ1,ＭＥＭ2 とを包有しておりデバ
ッグ作業用のモニタプログラムを格納して保持しかつデ
バッグ作業に際しＣＰＵ10の内部レジスタの保持内容を
退避 (すなわち転送して保持) しまたユーザプログラム
を格納して保持しかつユーザプログラムの実行に際し記
憶回路として機能するための記憶回路11とを、備えてい
る。ちなみに、記憶回路11の読出専用メモリＲＯＭに
は、デバッグ作業用のモニタプログラムが予め格納され
ており、デバッグ作業に際しＣＰＵ10によって読み出さ
れて利用される。記憶回路11のランダムアクセスメモリ
ＲＡＭには、デバッグ作業に際してＣＰＵ10の内部レジ
スタの保持内容が破壊ないしは消失されることを回避す
る目的で退避される。記憶回路11の記憶領域ＭＥＭ1
は、読出専用メモリＲＯＭあるいはランダムアクセスメ
モリＲＡＭ (ここでは説明の都合上、ランダムアクセス
メモリＲＡＭ) によって形成されており、デバッグ作業
に際しユーザプログラムなどを格納して保持するために
利用される。記憶回路11の記憶領域ＭＥＭ1 に保持され
たユーザプログラムは、ユーザプログラムの実行に際し
ＣＰＵ10によって読み出されて利用される。記憶回路11
の記憶領域ＭＥＭ2 は、ランダムアクセスメモリＲＡＭ
によって形成されており、デバッグ作業に際し各種デー
タを保持しかつユーザプログラムの実行に際し各種デー
タを保持するために利用される。
【００２７】本考案にかかるデバッグ機能付ＣＰＵボー
ド100 は、また、ＣＰＵ10がデバッグ作業用のモニタプ
ログラムを実行するに際し内部のレジスタＲ1 〜Ｒ6 に
各種データを設定して保持するためのデバッグ動作設定
回路12と、ＣＰＵ10とインタフェースコネクタ110 との
間に配設されＣＰＵ10とインタフェースコネクタ110ひ
いてはモニタ装置300 との間を互いに連絡しておりアド
レスバスＢ11およびデータバスＢ21をインタフェースコ
ネクタ110 ひいてはモニタ装置300 に接続しかつモニタ
装置300 からインタフェースコネクタ110 を介して各種
のコマンドもしくは所要のデータが送信されてきたとき
データ受信信号出力端からデータ受信信号ＤＲＳを出力
するためのインタフェース回路13と、ＣＰＵ10とデバッ
グ動作設定回路12およびインタフェース回路13との間な
らびにＣＰＵ10と記憶回路11との間に共通に配設されて
おりデバッグ作業の実行に際してＣＰＵ10と記憶回路11
との間の接続をＣＰＵ10と記憶回路11，デバッグ動作設
定回路12およびインタフェース回路13との間の接続に切
り換えかつユーザプログラムの実行に際しＣＰＵ10と記
憶回路11，デバッグ動作設定回路12およびインタフェー
ス回路13との間の接続をＣＰＵ10と記憶回路11との間の
接続に切り換えるためのバス切換スイッチ14と、ＣＰＵ
10およびバス切換スイッチ14の制御入力端に接続されて
おりバス切換スイッチ14に対しバス切換を実行するよう
指令するバス切換信号ＢＳＷとＣＰＵ10に対しデバッグ
作業用のモニタプログラムを実行するよう指令する特権
割込信号とを発生して出力するための動作切換信号発生
手段20とを、備えている。ちなみに、デバッグ動作設定
回路12のレジスタＲ1 〜Ｒ3 は、それぞれ、記憶回路11
のランダムアクセスメモリＲＡＭおよび記憶回路ＭＥＭ
1,ＭＥＭ2 のバンク切換制御端に接続されており、ＣＰ
Ｕ10によるデバッグ作業用のモニタプログラムの実行に
際し記憶回路11のランダムアクセスメモリＲＡＭおよび
記憶回路ＭＥＭ1,ＭＥＭ2 のいずれか１つをアドレスバ
スＢ11およびデータバスＢ21に接続せしめている。ま
た、デバッグ動作設定回路12のレジスタＲ5 は、ＣＰＵ
10によって設定されるアドレスの全てを所望に応じて指
定できるよう、複数のレジスタによって形成されてい
る。
【００２８】バス切換スイッチ14は、ＣＰＵ10のアドレ
ス入出力端に接続されたアドレスバスＢ10を、ＣＰＵ10
がデバッグ作業用のモニタプログラムを実行するに際し
後述のバス切換信号ＢＳＷに応じて記憶回路11のアドレ
ス入力端とデバッグ動作設定回路12のアドレス入力端と
インタフェース回路13のアドレス入出力端とに接続され
たアドレスバスＢ11に接続し、かつＣＰＵ10がユーザプ
ログラムを実行するに際し後述のバス切換信号ＢＳＷに
応じて記憶回路11のアドレス入力端に接続されたアドレ
スバスＢ12に接続する。また、バス切換スイッチ14は、
ＣＰＵ10のデータ入出力端に接続されたデータバスＢ20
を、ＣＰＵ10がデバッグ作業用のモニタプログラムを実
行するに際し後述のバス切換信号ＢＳＷに応じて記憶回
路11のデータ入出力端とデバッグ動作設定回路12のデー
タ入力端とインタフェース回路13のデータ入出力端とに
接続されたデータバスＢ21に接続し、かつＣＰＵ10がユ
ーザプログラムを実行するに際し後述のバス切換信号Ｂ
ＳＷに応じて記憶回路11のデータ入出力端に接続された
データバスＢ22に接続する。
【００２９】動作切換信号発生手段20は、基板ボード12
0 に搭載されたＣＰＵ10を含む各種回路に対し電力を与
える目的で電源を投入するに際して電源投入検出信号Ｐ
ＯＮを発生するための電源投入検出信号発生回路15と、
ＣＰＵ10のデータ入出力端に入力端が接続されておりＣ
ＰＵ10が復帰命令を実行するに先き立ち復帰命令が実行
されることを検知して復帰命令実行検知信号ＰＲＴＮを
発生するための復帰命令デコーダ18と、デバッグ動作設
定回路12およびインタフェース回路13に入力端が接続さ
れておりデバッグ動作設定回路12の出力端 (すなわちレ
ジスタＲ4)からステップ動作許可信号ＳＬＡＷが与えら
れている場合にＣＰＵ10によるユーザプログラムに含ま
れた命令のいずれか１つの実行が終了したことを検出し
たときあるいはデバッグ動作設定回路12の出力端 (すな
わちレジスタＲ6)からアドレスブレーク許可信号ＡＢＲ
ＫＡが与えられている場合にＣＰＵ10によって指定され
たアドレスがデバッグ動作設定回路12 (具体的にはレジ
スタＲ5)によって設定されたアドレスと一致したときあ
るいはインタフェース回路13が外部のモニタ装置300 か
ら所要のコマンドあるいはデータを受信するに際して発
生したデータ受信信号ＤＲＳをインタフェース回路13か
ら受け取ったときにバス切換信号ＢＳＷがバス切換スイ
ッチ14に対しＣＰＵ10を記憶回路11のユーザ記憶領域す
なわち記憶領域ＭＥＭ1,ＭＥＭ2 のみに接続するよう切
り換え指令していることを条件にブレーク要求信号ＢＲ
Ｋを発生して出力するためのブレーク要求信号発生回路
30と、アンド回路ＡＮＤ3 の出力端に同期セット入力端
Ｓが接続されかつ同期リセット入力端Ｒが復帰命令デコ
ーダ18の出力端に接続されかつクロック入力端ＣＫがＣ
ＰＵ10の操作コードフェッチ信号出力端に接続されかつ
非同期セット入力端ＤＳが電源投入検出信号発生回路15
の出力端に接続されかつ出力端がバス切換スイッチ14の
制御入力端およびアンド回路ＡＮＤ3 の他方の入力端に
接続されており非同期セット入力端ＤＳに電源投入検出
信号発生回路11から電源投入検出信号ＰＯＮが与えられ
たとき内部状態が一状態 (いわゆる“セット状態”) と
され出力端Ｑから“１”をバス切換信号ＢＳＷとして出
力しかつ同期セット入力端Ｓにブレーク要求信号ＢＲＫ
が与えられかつＣＰＵ10の操作コードフェッチ信号出力
端から操作コードフェッチ信号ＯＰＦがクロック入力端
ＣＫに与えられたときに内部状態が他状態 (いわゆる
“リセット状態”) から一状態 (すなわち“セット状
態”) に反転され出力端Ｑから“１”をバス切換信号Ｂ
ＳＷとして出力しかつ同期リセット入力端Ｒに復帰命令
実行検知信号ＰＲＴＮが与えられかつＣＰＵ10の操作コ
ードフェッチ信号出力端から操作コードフェッチ信号Ｏ
ＰＦがクロック入力端ＣＫに与えられたときに内部状態
が一状態 (すなわち“セット状態”) から他状態 (すな
わち“リセット状態”) に反転され出力端Ｑから“０”
をバス切換信号ＢＳＷとして出力するためのフリップフ
ロップ回路ＦＦと、フリップフロップＦＦの出力端に一
方の入力端が接続されかつ他方の入力端がブレーク要求
信号発生回路30の出力端に接続されかつ出力端がＣＰＵ
10の割込信号入力端に接続されておりフリップフロップ
ＦＦの出力端Ｑから与えられたバス切換信号ＢＳＷとブ
レーク要求信号発生回路30から与えられたブレーク要求
信号ＢＲＫとに応じて特権割込信号を発生しＣＰＵ10に
与えるための特権割込信号発生回路40とを、包有してい
る。
【００３０】ブレーク要求信号発生回路30は、プログラ
ムに含まれた命令のＣＰＵ10による処理状況を監視して
おりＣＰＵ10によってプログラムに含まれた命令のいず
れか１つの実行が終了したことを検出したとき検出結果
をワンステップ動作終了検出信号ＯＳＣＰとして出力す
るためのワンステップ動作終了検出回路16と、ワンステ
ップ動作終了検出回路16の出力端に一方の入力端が接続
されかつ他方の入力端がデバッグ動作設定回路12の出力
端 (すなわちレジスタＲ4)に接続されておりデバッグ動
作設定回路12からステップ動作許可信号ＳＬＡＷが与え
られている場合にワンステップ動作終了検出回路16から
ワンステップ動作終了検出信号ＯＳＣＰが与えられたと
きステップ動作終了信号ＳＣＭＰを発生して出力するた
めのアンド回路ＡＮＤ1 と、ＣＰＵ10とバス切換スイッ
チ14とを連絡するアドレスバスＢ10に一方の入力端が接
続されかつ他方の入力端がデバッグ動作設定回路12の出
力端 (すなわちレジスタＲ5)に他のアドレスバスＢ13を
介して接続されておりＣＰＵ10によって指定されたアド
レスＡＤＲがデバッグ動作設定回路12によって設定され
たアドレスＡＤＲ0 と一致したときにアドレス一致信号
ＡＤＲ* を発生して出力するためのアドレス比較回路17
と、アドレス比較回路17の出力端に一方の入力端が接続
されかつ他方の入力端がデバッグ動作設定回路12の出力
端 (すなわちレジスタＲ6)に接続されておりデバッグ動
作設定回路12からアドレスブレーク許可信号ＡＢＲＫＡ
が与えられている場合にアドレス比較回路17からアドレ
ス一致信号ＡＤＲ* が与えられたときアドレスブレーク
信号ＡＢＲＫを発生して出力するためのアンド回路ＡＮ
Ｄ2 と、アンド回路ＡＮＤ1 の出力端に第１の入力端が
接続されかつ第２の入力端がアンド回路ＡＮＤ2 の出力
端に接続されかつ第３の入力端がインタフェース回路13
のデータ受信信号出力端に接続されておりアンド回路Ａ
ＮＤ1 から与えられたステップ動作終了信号ＳＣＭＰと
アンド回路ＡＮＤ2 から与えられたアドレスブレーク信
号ＡＢＲＫとインタフェース回路13から与えられたデー
タ受信信号ＤＲＳとを通過せしめるためのオア回路ＯＲ
1 と、オア回路ＯＲ1 の出力端に一方の入力端が接続さ
れかつ他方の入力端がフリップフロップＦＦの出力端Ｑ
に接続されかつ出力端がフリップフロップＦＦの同期セ
ット入力端Ｓと特権割込信号発生回路40の他方の入力端
とに接続されておりフリップフロップＦＦの出力端Ｑか
ら他方の入力端にＣＰＵ10がデバッグ作業用のモニタプ
ログラムを実行可能となるようバス切換スイッチ14を切
り換えるバス切換信号ＢＳＷが与えられているときにブ
レーク要求信号ＢＲＫの発生を阻止しかつフリップフロ
ップＦＦの出力端Ｑから他方の入力端にＣＰＵ10がユー
ザプログラムを実行可能となるようバス切換スイッチ14
を切り換えるバス切換信号ＢＳＷが与えられているとき
にブレーク要求信号ＢＲＫの発生を許容するためのアン
ド回路ＡＮＤ3 とを、包有している。
【００３１】特権割込信号発生回路40は、フリップフロ
ップＦＦの出力端Ｑに一方の入力端が接続されかつ他方
の入力端がブレーク要求信号発生回路30の出力端 (すな
わちアンド回路ＡＮＤ3 の出力端) に接続されておりブ
レーク要求信号発生回路30からブレーク要求信号ＢＲＫ
が与えられていないときにフリップフロップＦＦの出力
端Ｑから与えられたバス切換信号ＢＳＷを割込信号ＩＮ
ＴＲとして通過せしめかつブレーク要求信号発生回路30
からブレーク要求信号ＢＲＫが与えられているときにフ
リップフロップＦＦの出力端Ｑから与えられたバス切換
信号ＢＳＷを遮断せしめるためのアンド回路ＡＮＤ4
と、アンド回路ＡＮＤ4 の出力端に一方の入力端が接続
されかつ他方の入力端がブレーク要求信号発生回路30の
出力端に接続されかつ出力端がＣＰＵ10の割込信号入力
端に接続されておりアンド回路ＡＮＤ4 から与えられた
割込信号ＩＮＴＲとブレーク要求信号発生回路30から与
えられたブレーク要求信号ＢＲＫとをＣＰＵ10の割込信
号入力端に対し特権割込信号として与えるためのオア回
路ＯＲ2 とを、包有している。
【００３２】（実施例の作用）
【００３３】また、図１ないし図１５を参照しつつ、本
考案にかかるデバッグ機能付ＣＰＵボードの一実施例に
ついて、その作用を詳細に説明する。
【００３４】電源投入に伴なう動作
【００３５】本考案にかかるデバッグ機能付ＣＰＵボー
ド100 では、使用開始に際して電源が投入されると、電
源投入検出信号発生回路15によって電源投入検出信号Ｐ
ＯＮが発生される。
【００３６】電源投入検出信号発生回路15によって発生
された電源投入検出信号ＰＯＮは、まず、ＣＰＵ10のリ
セット入力端とデバッグ動作設定回路12のリセット入力
端とに与えられる。ＣＰＵ10では、リセット入力端に電
源投入検出信号ＰＯＮが与えられると、内部レジスタ
(図示せず) がリセットされて所定の状態 (“初期状
態”という) とされる。デバッグ動作設定回路12では、
リセット入力端に電源投入検出信号ＰＯＮが与えられる
と、同様に、レジスタＲ1 〜Ｒ6 がそれぞれリセットさ
れて所定の状態 (“初期状態”という) とされる。
【００３７】電源投入検出信号発生回路15によって発生
された電源投入検出信号ＰＯＮは、また、フリップフロ
ップＦＦの非同期セット入力端ＤＳに与えられる。フリ
ップフロップＦＦは、非同期セット入力端ＤＳに電源投
入検出信号発生回路15から電源投入検出信号ＰＯＮが与
えられると、内部状態が一状態 (すなわちセット状態)
とされる。これに伴ない、フリップフロップＦＦが出力
端Ｑから“１”を出力し始めるので、フリップフロップ
ＦＦの出力端Ｑからバス切換スイッチ14の制御入力端お
よびアンド回路ＡＮＤ3 の他方の入力端に与えられてい
るバス切換信号ＢＳＷが“１”となる。このとき、ブレ
ーク要求信号発生回路30がブレーク要求信号ＢＲＫを発
生していないので、特権割込信号発生回路40のアンド回
路ＡＮＤ4 は、フリップフロップＦＦの出力端Ｑから与
えられたバス切換信号ＢＳＷを通過せしめ割込信号ＩＮ
ＴＲとして出力する。特権割込信号発生回路40およびオ
ア回路ＯＲ2 は、アンド回路ＡＮＤ4 から与えられた割
込信号ＩＮＴＲを特権割込信号としてＣＰＵ10の割込信
号入力端に与える。
【００３８】バス切換スイッチ14は、制御入力端に与え
られているバス切換信号ＢＳＷが“１”となるので、図
３に示したユーザプログラムの実行可能状態から図２に
示したデバッグ作業用のモニタプログラムの実行可能状
態に切り換えられ、ＣＰＵ10のアドレス出力端をデバッ
グ動作設定回路12のアドレス入力端とインタフェース回
路13のアドレス入力端と記憶回路11の読出専用メモリＲ
ＯＭ，ランダムアクセスメモリＲＡＭおよび記憶領域Ｍ
ＥＭ1,ＭＥＭ2 のアドレス入力端とに接続し、かつＣＰ
Ｕ10のデータ入出力端をデバッグ動作設定回路12のデー
タ入出力端とインタフェース回路13のデータ入出力端と
記憶回路11の読出専用メモリＲＯＭのデータ出力端とラ
ンダムアクセスメモリＲＡＭおよび記憶領域ＭＥＭ1,Ｍ
ＥＭ2 のデータ入出力端とに接続せしめる。
【００３９】ＣＰＵ10は、割込信号入力端に割込信号Ｉ
ＮＴＲが特権割込信号として与えられることとなるの
で、実行中の処理 (電源投入時であるので、ここでは具
体的には何らの処理も実行していない) を中断し、デバ
ッグ作業用のモニタプログラムを実行し始める。
【００４０】デバッグ作業用のモニタプログラムの実行
【００４１】デバッグ動作設定回路12に含まれたレジ
スタＲ1 〜Ｒ6 の初期化
【００４２】ＣＰＵ10は、特権割込信号発生回路40から
割込信号ＩＮＴＲが特権割込信号として与えられると、
アドレス出力端からアドレス信号を出力しアドレスバス
Ｂ10，バス切換スイッチ14およびアドレスバスＢ11を介
して記憶回路11に含まれた読出専用メモリＲＯＭのアド
レス入力端に与え、そのデータ出力端から自己のデータ
入出力端にデバッグ作業用のモニタプログラムの第１の
命令をデータ信号としてデータバスＢ21，バス切換スイ
ッチ14およびデータバスＢ20を介して読み出す。
【００４３】ＣＰＵ10は、記憶回路11に含まれた読出専
用メモリＲＯＭから読み出したデバッグ作業用のモニタ
プログラムの第１の命令にしたがい、アドレス出力端か
らアドレス信号を出力してアドレスバスＢ10，バス切換
スイッチ14およびアドレスバスＢ11を介してデバッグ動
作設定回路12のアドレス入力端に与え、かつデータ出力
端からデータ信号を出力してデータバスＢ20，バス切換
スイッチ14およびデータバスＢ21を介してデバッグ動作
設定回路12のデータ入力端に与えることにより、デバッ
グ動作設定回路12に含まれたレジスタＲ1 〜Ｒ6 を初期
化する。すなわち、デバッグ動作設定回路12では、レジ
スタＲ1 〜Ｒ6 が、ＣＰＵ10から与えられたアドレス信
号によって順次指定されつつ、ＣＰＵ10から同様に与え
られたデータ信号の内容を保持する。
【００４４】ＣＰＵ10の内部レジスタの保持内容の退
避
【００４５】ＣＰＵ10は、デバッグ動作設定回路12のレ
ジスタＲ1 〜Ｒ6 の初期化が終了すると、アドレス出力
端からアドレス信号を出力しアドレスバスＢ10，バス切
換スイッチ14およびアドレスバスＢ11を介して記憶回路
11の読出専用メモリＲＯＭのアドレス入力端に与え、そ
のデータ出力端から自己のデータ入出力端にデバッグ作
業用のモニタプログラムの第２の命令をデータ信号とし
てデータバスＢ21，バス切換スイッチ14およびデータバ
スＢ20を介して読み出す。
【００４６】ＣＰＵ10は、記憶回路11の読出専用メモリ
ＲＯＭから読み出したデバッグ作業用のモニタプログラ
ムの第２の命令にしたがい、自己の内部レジスタの保持
内容がデバッグ作業用のモニタプログラムの実行に際し
て破壊ないしは消失されることを防止する目的で、その
内部レジスタの保持内容を、記憶回路11に含まれたラン
ダムアクセスメモリＲＡＭに退避せしめる。すなわち、
ＣＰＵ10は、(i) アドレス出力端からアドレス信号を出
力しアドレスバスＢ10，バス切換スイッチ14およびアド
レスバスＢ11を介してデバッグ動作設定回路12のアドレ
ス入力端に与えつつ、データ入出力端からデータ信号を
出力しデータバスＢ20，バス切換スイッチ14およびデー
タバスＢ21を介してデバッグ動作設定回路12のデータ入
力端に与えることにより、デバッグ動作設定回路12のレ
ジスタＲ1 から記憶回路11に含まれたランダムアクセス
メモリＲＡＭを指定するバルク切換指定信号を出力し、
そののち(ii)自己の内部レジスタのアドレスをアドレス
出力端からアドレス信号として出力しアドレスバス
Ｂ10，バス切換スイッチ14およびアドレスバスＢ11を介
して記憶回路11のランダムアクセスメモリＲＡＭのアド
レス入力端に与えつつ、自己の内部レジスタの保持内容
をデータ入出力端からデータ信号として出力しデータバ
スＢ20，バス切換スイッチ14およびデータバスＢ21を介
して記憶回路11のランダムアクセスメモリＲＡＭのデー
タ入出力端に与えて記憶せしめることにより、自己の内
部レジスタの保持内容を記憶回路11のランダムアクセス
メモリＲＡＭに退避 (すなわち転送して保持) せしめ
る。ちなみに、ここでは、ＣＰＵ10の内部レジスタが電
源投入検出信号ＰＯＮに応じて初期化されたばかりであ
るので、この退避操作は、重要な意味をもたない。
【００４７】ステップ動作許可信号ＳＡＬＷの除去
【００４８】ＣＰＵ10は、内部レジスタの保持内容の退
避処理が終了すると、アドレス出力端からアドレス信号
を出力しアドレスバスＢ10，バス切換スイッチ14および
アドレスバスＢ11を介して記憶回路11の読出専用メモリ
ＲＯＭのアドレス入力端に与え、そのデータ出力端から
自己のデータ入出力端にデバッグ作業用のモニタプログ
ラムの第３の命令をデータ信号としてデータバスＢ21，
バス切換スイッチ14およびデータバスＢ20を介して読み
出す。
【００４９】ＣＰＵ10は、記憶回路11の読出専用メモリ
ＲＯＭから読み出したデバッグ作業用のモニタプログラ
ムの第３の命令にしたがい、アドレス出力端からアドレ
ス信号を出力しアドレスバスＢ10，バス切換スイッチ14
およびアドレスバスＢ11を介してデバッグ動作設定回路
12のアドレス入力端に与えることによってレジスタＲ4
を指定し、かつデータ入出力端からデータ信号を出力し
てデータバスＢ20，バス切換スイッチ14およびデータバ
スＢ21を介しデバッグ動作設定回路12のデータ入力端に
与えることによってレジスタＲ4 の内容を“０”とす
る。これに伴なって、デバッグ動作設定回路12のレジス
タＲ4 から出力されていたステップ動作許可信号ＳＡＬ
Ｗが、除去 (すなわち無効と) され、ひいてはアンド回
路ＡＮＤ1の出力すなわちステップ動作終了信号ＳＣＭ
Ｐが、“０”すなわち無効とされる。
【００５０】ステップ動作許可信号ＳＡＬＷが除去 (す
なわち無効と) されると、アンド回路ＡＮＤ1 の出力
(すなわちステップ動作終了信号ＳＣＭＰ) は、“０”
すなわち無効となるので、ワンステップ動作終了検出回
路16がＣＰＵ10によるデバッグ作業用のモニタプログラ
ムもしくはユーザプログラムに含まれたいずれか１つの
命令の実行動作の終了を検出してもオア回路ＯＲ1 を介
してアンド回路ＡＮＤ3の一方の入力端に“１”が与え
られることはない。したがって、この場合には、ＣＰＵ
10が復帰命令を実行してユーザプログラムの実行を開始
するとき (すなわち後述のランコマンドを実行すると
き) 、ワンステップ動作終了検出回路16がＣＰＵ10によ
るユーザプログラムに含まれたいずれか１つの実行動作
の終了を検出してもアンド回路ＡＮＤ3 からブレーク要
求信号ＢＲＫが出力されることを阻止できる。
【００５１】レディ状態信号ＲＥＤＹのモニタ装置30
0 への送信
【００５２】ＣＰＵ10は、ステップ動作許可信号ＳＡＬ
Ｗを除去し終えると、アドレス出力端からアドレス信号
を出力しアドレスバスＢ10，バス切換スイッチ14および
アドレスバスＢ11を介して記憶回路11の読出専用メモリ
ＲＯＭのアドレス入力端に与え、そのデータ出力端から
自己のデータ入出力端にデバッグ作業用のモニタプログ
ラムの第４の命令をデータ信号としてデータバスＢ21，
バス切換スイッチ14およびデータバスＢ20を介して読み
出す。
【００５３】ＣＰＵ10は、記憶回路11の読出専用メモリ
ＲＯＭから読み出したデバッグ作業用のモニタプログラ
ムの第４の命令にしたがい、電源投入検出信号発生回路
15から電源投入検出信号ＰＯＮがリセット入力端に与え
られた時刻から所定の時間が経過したときに、レディ状
態 (すなわち各種コマンドの受信可能状態) になったこ
とを示すレディ状態信号ＲＥＤＹをモニタ装置300 に向
けて送信し、アドレス出力端およびデータ入出力端から
アドレスバスＢ10およびデータバスＢ20とバス切換スイ
ッチ14とアドレスバスＢ11およびデータバスＢ21とイン
タフェース回路13とインタフェースコネクタ110 とコネ
クタ310 とケーブル311 とを介してモニタ装置300 に与
える。
【００５４】各種コマンドの受信
【００５５】ＣＰＵ10は、レディ状態信号ＲＥＤＹを送
信し終えると、アドレス出力端からアドレス信号を出力
しアドレスバスＢ10，バス切換スイッチ14およびアドレ
スバスＢ11を介して記憶回路11の読出専用メモリＲＯＭ
のアドレス入力端に与え、そのデータ出力端から自己の
データ入出力端にデバッグ作業用のモニタプログラムの
第５の命令をデータ信号としてデータバスＢ21，バス切
換スイッチ14およびデータバスＢ20を介して読み出す。
【００５６】ＣＰＵ10は、記憶回路11の読出専用メモリ
ＲＯＭから読み出したデバッグ作業用のモニタプログラ
ムの第５の命令にしたがい、モニタ装置300 からコマン
ドが送信されてくるのを待つ。
【００５７】これに対し、モニタ装置300 は、レディ状
態信号ＲＥＤＹをＣＰＵ10から受信すると、たとえば、
キーボード320 からケーブル321 を介してコンピュータ
本体330 に入力された各種コマンド (すなわちダウンロ
ードコマンド，イニシャルコマンド，レジスタ要求コマ
ンド，レジスタ書換コマンド，記憶データ要求コマン
ド，ブレークアドレス設定コマンド，アドレスブレーク
許可コマンド，アドレスブレーク禁止コマンド，ランコ
マンドあるいはステップコマンドなど) のいずれか１つ
をＣＰＵ10に向けて送信し、コンピュータ本体330 から
ケーブル311 とコネクタ310 とインタフェースコネクタ
110 とインタフェース回路13とアドレスバスＢ11および
データバスＢ21とバス切換スイッチ14とアドレスバスＢ
10およびデータバスＢ20とを介してＣＰＵ10に与える。
【００５８】ＣＰＵ10は、モニタ装置300 から各種コマ
ンドのいずれか１つが与えられると、記憶回路11の読出
専用メモリＲＯＭから読み出したデバッグ作業用のモニ
タプログラムの第５の命令にしたがい、そのコマンドを
判別する。
【００５９】また、インタフェース回路13は、モニタ装
置300 から各種コマンドのいずれか１つが送信されてく
ると、データ受信信号出力端からデータ受信信号ＤＲＳ
を発生しオア回路ＯＲ1 を介してアンド回路ＡＮＤ3 の
一方の入力端に与える。
【００６０】アンド回路ＡＮＤ3 は、このとき、他方の
入力端に与えられているバス切換信号ＢＳＷが“１”で
あるので、ブレーク要求信号ＢＲＫを発生することがな
い。このため、フリップフロップＦＦは、内部状態が反
転されることがなく、出力端Ｑから“１”のバス切換信
号ＢＳＷを出力し続ける。
【００６１】以下、説明を簡潔とする目的で、ＣＰＵ10
による記憶回路11の読出専用メモリＲＯＭからのモニタ
プログラムの命令の読出動作に関する説明を省略する
が、実際上は、上述と同様に実行されている。
【００６２】また、モニタ装置300 から各種コマンドあ
るいはデータが送信されて来たとき、インタフェース回
路13は、データ受信信号ＤＲＳを発生してオア回路ＯＲ
1 を介しアンド回路ＡＮＤ3 の一方の入力端に与える
が、アンド回路ＡＮＤ3 の他方の入力端に与えられてい
るバス切換信号ＢＳＷが“１”であるので、アンド回路
ＡＮＤ3 からブレーク要求信号ＢＲＫが発生されること
はない。
【００６３】(a) ダウンロードコマンドの実行 (図６参
照)
【００６４】ＣＰＵ10は、モニタ装置300 から受信した
コマンドがダウンロードコマンドであるものと判別する
と、それを以下のごとく実行する。
【００６５】ＣＰＵ10は、アドレス出力端およびデータ
入出力端からアドレスバスＢ10およびデータバスＢ20と
バス切換スイッチ14とアドレスバスＢ11およびデータバ
スＢ21とインタフェース回路13とインタフェースコネク
タ110 とケーブルコネクタ310 とケーブル311 とを介し
てデータ要求信号をモニタ装置300 に与え、所要のデー
タ (たとえばユーザプログラムの各命令) を上述と同様
にモニタ装置300 から順次受信する。
【００６６】ＣＰＵ10は、モニタ装置300 から所要のデ
ータを受信するごとにそれを記憶回路11の記憶領域ＭＥ
Ｍ1 に順次格納する。すなわち、ＣＰＵ10は、モニタ装
置300 から所要のデータを受信するごとに、(i) アドレ
ス出力端からアドレス信号を出力しアドレスバスＢ10，
バス切換スイッチ14およびアドレスバスＢ11を介してデ
バッグ動作設定回路12のアドレス入力端に与えつつ、デ
ータ入出力端からデータ信号を出力しデータバスＢ20，
バス切換スイッチ14およびデータバスＢ21を介してデバ
ッグ動作設定回路12のデータ入力端に与えることによ
り、デバッグ動作設定回路12のレジスタＲ2 から記憶回
路11に含まれた記憶回路ＭＥＭ1 を指定するバルク切換
指定信号を出力し、そののち(ii)アドレス出力端からア
ドレス信号を出力しアドレスバスＢ10，バス切換スイッ
チ14およびアドレスバスＢ11を介して記憶回路11の記憶
領域ＭＥＭ1 のアドレス入力端に与えつつ、そのデータ
をデータ入出力端からデータ信号として出力しデータバ
スＢ20，バス切換スイッチ14およびデータバスＢ21を介
して記憶回路11の記憶領域ＭＥＭ1 のデータ入出力端に
与えることにより、記憶回路11の記憶領域ＭＥＭ1 に格
納する。
【００６７】ＣＰＵ10は、モニタ装置300 からデータが
送信され続ける限り、上述の動作を反復する。
【００６８】ＣＰＵ10は、モニタ装置300 から与えられ
たデータ送信終了信号などによってモニタ装置300 から
のデータ送信が終了したことを知ると、ダウンロードコ
マンドの実行を終了し、レディ状態信号ＲＥＤＹを上述
のごとくモニタ装置300 へ送信する。
【００６９】モニタ装置300 は、レディ状態信号ＲＥＤ
Ｙを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド，イニシャル
コマンド，レジスタ要求コマンド，レジスタ書換コマン
ド，記憶データ要求コマンド，ブレークアドレス設定コ
マンド，アドレスブレーク許可コマンド，アドレスブレ
ーク禁止コマンド，ランコマンドあるいはステップコマ
ンドなど) のいずれか１つをＣＰＵ10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスＢ11およびデータバスＢ21とバス切換ス
イッチ14とアドレスバスＢ10およびデータバスＢ20とを
介してＣＰＵ10に与える。
【００７０】(b) イニシャルコマンドの実行 (図７参
照)
【００７１】ＣＰＵ10は、モニタ装置300 から受信した
コマンドがイニシャルコマンドであるものと判別する
と、それを以下のごとく実行する。
【００７２】ＣＰＵ10は、(i) アドレス出力端からアド
レス信号を出力しアドレスバスＢ10，バス切換スイッチ
14およびアドレスバスＢ11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスＢ20，バス切換スイッチ
14およびデータバスＢ21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタＲ1 から記憶回路11に含まれたラン
ダムアクセスメモリＲＡＭを指定するバルク切換指定信
号を出力し、そののち(ii)アドレス出力端からアドレス
バスＢ10，バス切換スイッチ14およびアドレスバスＢ11
を介して記憶回路11のランダムアクセスメモリＲＡＭの
アドレス入力端にアドレス信号を与えつつ、記憶回路11
のランダムアクセスメモリＲＡＭのデータ入出力端から
データバスＢ21，バス切換スイッチ14およびデータバス
Ｂ20を介して自己のデータ入出力端にデータ信号を受け
取ることにより、予め記憶回路11のランダムアクセスメ
モリＲＡＭに退避せしめられていた内部レジスタの保持
内容を当初の内部レジスタに復帰せしめる。
【００７３】ＣＰＵ10は、記憶回路11のランダムアクセ
スメモリＲＡＭから内部レジスタに保持内容が復帰され
たのち、所定の状態すなわち初期状態に順次書き換え
る。
【００７４】ＣＰＵ10は、内部レジスタの書き換えられ
た保持内容がデバッグ作業用のモニタプログラムの実行
に際して破壊ないしは消失されることを防止する目的
で、内部レジスタの書き換えられた保持内容を、上述と
同様に、記憶回路11に含まれたランダムアクセスメモリ
ＲＡＭに再び退避せしめる。
【００７５】ＣＰＵ10は、内部レジスタの保持内容を記
憶回路11のランダムアクセスメモリＲＡＭに退避し終え
ると、レディ状態信号ＲＥＤＹを上述のごとくモニタ装
置300 へ送信する。
【００７６】モニタ装置300 は、レディ状態信号ＲＥＤ
Ｙを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド，イニシャル
コマンド，レジスタ要求コマンド，レジスタ書換コマン
ド，記憶データ要求コマンド，ブレークアドレス設定コ
マンド，アドレスブレーク許可コマンド，アドレスブレ
ーク禁止コマンド，ランコマンドあるいはステップコマ
ンドなど) のいずれか１つをＣＰＵ10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスＢ11およびデータバスＢ21とバス切換ス
イッチ14とアドレスバスＢ10およびデータバスＢ20とを
介してＣＰＵ10に与える。
【００７７】(c) レジスタ要求コマンドの実行 (図８参
照)
【００７８】ＣＰＵ10は、モニタ装置300 から受信した
コマンドがレジスタ要求コマンドであるものと判別する
と、それを以下のごとく実行する。
【００７９】ＣＰＵ10は、(i) アドレス出力端からアド
レス信号を出力しアドレスバスＢ10，バス切換スイッチ
14およびアドレスバスＢ11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスＢ20，バス切換スイッチ
14およびデータバスＢ21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタＲ1 から記憶回路11に含まれたラン
ダムアクセスメモリＲＡＭを指定するバルク切換指定信
号を出力し、そののち(ii)アドレス出力端からアドレス
バスＢ10，バス切換スイッチ14およびアドレスバスＢ11
を介して記憶回路11のランダムアクセスメモリＲＡＭの
アドレス入力端にアドレス信号を与えて指定しつつ、記
憶回路11のランダムアクセスメモリＲＡＭのデータ入出
力端からデータバスＢ21，バス切換スイッチ14およびデ
ータバスＢ20を介して自己のデータ出力端にデータ信号
を受け取ることにより、予め記憶回路11のランダムアク
セスメモリＲＡＭに退避せしめられた内部レジスタの保
持内容を所望の内部レジスタに読み出す。
【００８０】ＣＰＵ10は、予め記憶回路11のランダムア
クセスメモリＲＡＭに退避せしめられていた自己の内部
レジスタの保持内容が読み出されたのち、アドレス出力
端からアドレスバスＢ10，バス切換スイッチ14，アドレ
スバスＢ11，インタフェース回路13，インタフェースコ
ネクタ110,ケーブルコネクタ310 およびケーブル311を
介してモニタ装置300 へアドレス信号を送信しつつ、デ
ータ入出力端からデータバスＢ20，バス切換スイッチ1
4，データバスＢ21，インタフェース回路13，インタフ
ェースコネクタ110,ケーブルコネクタ310 およびケーブ
ル311 を介してモニタ装置300 へデータ信号を送信する
ことにより、予め記憶回路11のランダムアクセスメモリ
ＲＡＭに退避せしめられていた自己の内部レジスタの保
持内容をモニタ装置300 に向けて送信する。
【００８１】ＣＰＵ10は、予め記憶回路11のランダムア
クセスメモリＲＡＭに退避せしめられていた自己の内部
レジスタの保持内容をモニタ装置300 に向けて送信し終
えると、レディ状態信号ＲＥＤＹを上述のごとくモニタ
装置300 へ送信する。
【００８２】モニタ装置300 は、レディ状態信号ＲＥＤ
Ｙを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド，イニシャル
コマンド，レジスタ要求コマンド，レジスタ書換コマン
ド，記憶データ要求コマンド，ブレークアドレス設定コ
マンド，アドレスブレーク許可コマンド，アドレスブレ
ーク禁止コマンド，ランコマンドあるいはステップコマ
ンドなど) のいずれか１つをＣＰＵ10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスＢ11およびデータバスＢ21とバス切換ス
イッチ14とアドレスバスＢ10およびデータバスＢ20とを
介してＣＰＵ10に与える。
【００８３】(d) レジスタ書換コマンドの実行 (図９参
照)
【００８４】ＣＰＵ10は、モニタ装置300 から受信した
コマンドがレジスタ書換コマンドであるものと判別する
と、それを以下のごとく実行する。
【００８５】ＣＰＵ10は、(i) アドレス出力端からアド
レス信号を出力しアドレスバスＢ10，バス切換スイッチ
14およびアドレスバスＢ11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスＢ20，バス切換スイッチ
14およびデータバスＢ21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタＲ1 から記憶回路11に含まれたラン
ダムアクセスメモリＲＡＭを指定するバルク切換指定信
号を出力し、そののち(ii)アドレス出力端からアドレス
バスＢ10，バス切換スイッチ14およびアドレスバスＢ11
を介して記憶回路11のランダムアクセスメモリＲＡＭの
アドレス入力端にアドレス信号を与えつつ、記憶回路11
のランダムアクセスメモリＲＡＭのデータ入出力端から
データバスＢ21，バス切換スイッチ14およびデータバス
Ｂ20を介して、自己のデータ入出力端にデータ信号を受
け取ることにより、予め記憶回路11のランダムアクセス
メモリＲＡＭに退避せしめられていた内部レジスタの保
持内容を当初の内部レジスタに復帰せしめる。
【００８６】ＣＰＵ10は、内部レジスタの保持内容が復
帰されたのち、レジスタ書換コマンドに応じて順次書き
換える。
【００８７】ＣＰＵ10は、そののち、上述によって書き
換えられた自己の内部レジスタの保持内容がデバッグ作
業用のモニタプログラムの実行に際して破壊ないしは消
失されることを防止する目的で、内部レジスタの書き換
えられた保持内容を、上述と同様に、記憶回路11に含ま
れたランダムアクセスメモリＲＡＭに再び退避せしめ
る。
【００８８】ＣＰＵ10は、内部レジスタの書き換えられ
た保持内容を記憶回路11のランダムアクセスメモリＲＡ
Ｍに退避し終えると、レディ状態信号ＲＥＤＹを上述の
ごとくモニタ装置300 へ送信する。
【００８９】モニタ装置300 は、レディ状態信号ＲＥＤ
Ｙを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド，イニシャル
コマンド，レジスタ要求コマンド，レジスタ書換コマン
ド，記憶データ要求コマンド，ブレークアドレス設定コ
マンド，アドレスブレーク許可コマンド，アドレスブレ
ーク禁止コマンド，ランコマンドあるいはステップコマ
ンドなど) のいずれか１つをＣＰＵ10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスＢ11およびデータバスＢ21とバス切換ス
イッチ14とアドレスバスＢ10およびデータバスＢ20とを
介してＣＰＵ10に与える。
【００９０】(e) 記憶データ要求コマンドの実行 (図１
０参照)
【００９１】ＣＰＵ10は、モニタ装置300 から受信した
コマンドが記憶データ要求コマンドであるものと判別す
ると、それを以下のごとく実行する。
【００９２】ＣＰＵ10は、(i) アドレス出力端からアド
レス信号を出力しアドレスバスＢ10，バス切換スイッチ
14およびアドレスバスＢ11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスＢ20，バス切換スイッチ
14およびデータバスＢ21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタＲ2,Ｒ3 から記憶回路11に含まれた
記憶回路ＭＥＭ1,ＭＥＭ2 を指定するバルク切換指定信
号を順次出力し、そののち(ii)アドレス出力端からアド
レスバスＢ10，バス切換スイッチ14およびアドレスバス
Ｂ11を介して記憶回路11の記憶領域ＭＥＭ1,ＭＥＭ2 の
アドレス入力端にアドレス信号を与えて指定しつつ、記
憶回路11の記憶領域ＭＥＭ1,ＭＥＭ2 のデータ入出力端
からデータバスＢ21，バス切換スイッチ14およびデータ
バスＢ20を介して自己のデータ入出力端へ記憶回路11の
記憶領域ＭＥＭ1,ＭＥＭ2 の保持内容を順次読み出すこ
とにより、所望の内部レジスタに保持する。
【００９３】ＣＰＵ10は、アドレス出力端からアドレス
バスＢ10，バス切換スイッチ14，アドレスバスＢ11，イ
ンタフェース回路13，インタフェースコネクタ110,ケー
ブルコネクタ310 およびケーブル311 を介してモニタ装
置300 へアドレス信号を送信しつつ、データ入出力端か
らデータバスＢ20，バス切換スイッチ14，データバスＢ
21，インタフェース回路13，インタフェースコネクタ11
0,ケーブルコネクタ310 およびケーブル311 を介してモ
ニタ装置300 へデータ信号を送信することにより、記憶
回路11の記憶領域ＭＥＭ1,ＭＥＭ2 の保持内容をモニタ
装置300 に向けて送信する。
【００９４】ＣＰＵ10は、記憶回路11の記憶領域ＭＥＭ
1,ＭＥＭ2 の保持内容をモニタ装置300 に向けて送信し
終えると、レディ状態信号ＲＥＤＹを上述のごとくモニ
タ装置300 へ送信する。
【００９５】モニタ装置300 は、レディ状態信号ＲＥＤ
Ｙを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド，イニシャル
コマンド，レジスタ要求コマンド，レジスタ書換コマン
ド，記憶データ要求コマンド，ブレークアドレス設定コ
マンド，アドレスブレーク許可コマンド，アドレスブレ
ーク禁止コマンド，ランコマンドあるいはステップコマ
ンドなど) のいずれか１つをＣＰＵ10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路14
とアドレスバスＢ11およびデータバスＢ21とバス切換ス
イッチ14とアドレスバスＢ10およびデータバスＢ20とを
介してＣＰＵ10に与える。
【００９６】(f) ブレークアドレス設定コマンドの実行
(図１１参照)
【００９７】ＣＰＵ10は、モニタ装置300 から受信した
コマンドがブレークアドレス設定コマンドであるものと
判別すると、それを以下のごとく実行する。
【００９８】ＣＰＵ10は、アドレス出力端からアドレス
バスＢ10，バス切換スイッチ14およびアドレスバスＢ11
を介してデバッグ動作設定回路12のアドレス入力端に対
しアドレス信号を与えてレジスタＲ5 に含まれたレジス
タを指定しつつ、データ入出力端からデータバスＢ20，
バス切換スイッチ14およびデータバスＢ21を介してデバ
ッグ動作設定回路12のデータ入出力端にデータ信号を与
えることにより、そのレジスタＲ5 に含まれたレジスタ
にブレークアドレスを保持せしめて設定する。
【００９９】ＣＰＵ10は、デバッグ動作設定回路12のレ
ジスタＲ5 に含まれたレジスタにブレークアドレスを設
定し終えると、レディ状態信号ＲＥＤＹを上述のごとく
モニタ装置300 へ送信する。
【０１００】モニタ装置300 は、レディ状態信号ＲＥＤ
Ｙを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド，イニシャル
コマンド，レジスタ要求コマンド，レジスタ書換コマン
ド，記憶データ要求コマンド，ブレークアドレス設定コ
マンド，アドレスブレーク許可コマンド，アドレスブレ
ーク禁止コマンド，ランコマンドあるいはステップコマ
ンドなど) のいずれか１つをＣＰＵ10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスＢ11およびデータバスＢ21とバス切換ス
イッチ14とアドレスバスＢ10およびデータバスＢ20とを
介してＣＰＵ10に与える。
【０１０１】(g) アドレスブレーク許可コマンドの実行
(図１２参照)
【０１０２】ＣＰＵ10は、モニタ装置300 から受信した
コマンドがアドレスブレーク許可コマンドであるものと
判別すると、それを以下のごとく実行する。
【０１０３】ＣＰＵ10は、アドレス出力端からアドレス
バスＢ10，バス切換スイッチ14およびアドレスバスＢ11
を介してデバッグ動作設定回路12のアドレス入力端に対
しアドレス信号を与えてレジスタＲ6 を指定しつつ、デ
ータ入出力端からデータバスＢ20，バス切換スイッチ14
およびデータバスＢ21を介してデバッグ動作設定回路12
のデータ入出力端にデータ信号“１”を与えることによ
り、レジスタＲ6 に“１”を保持せしめる。デバッグ動
作設定回路12は、これにより、レジスタＲ6 に対応する
出力端からアドレスブレーク許可信号ＡＢＲＫＡを出力
し始める。
【０１０４】ＣＰＵ10は、デバッグ動作設定回路12のレ
ジスタＲ6 に“１”を保持せしめてアドレスブレーク許
可信号ＡＢＲＫＡを出力するよう設定し終えると、レデ
ィ状態信号ＲＥＤＹを上述のごとくモニタ装置300 へ送
信する。
【０１０５】モニタ装置300 は、レディ状態信号ＲＥＤ
Ｙを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド，イニシャル
コマンド，レジスタ要求コマンド，レジスタ書換コマン
ド，記憶データ要求コマンド，ブレークアドレス設定コ
マンド，アドレスブレーク許可コマンド，アドレスブレ
ーク禁止コマンド，ランコマンドあるいはステップコマ
ンドなど) のいずれか１つをＣＰＵ10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスＢ11およびデータバスＢ21とバス切換ス
イッチ14とアドレスバスＢ10およびデータバスＢ20とを
介してＣＰＵ10に与える。
【０１０６】(h) アドレスブレーク禁止コマンドの実行
(図１３参照)
【０１０７】ＣＰＵ10は、モニタ装置300 から受信した
コマンドがアドレスブレーク禁止コマンドであるものと
判別すると、それを以下のごとく実行する。
【０１０８】ＣＰＵ10は、アドレス出力端からアドレス
バスＢ10，バス切換スイッチ14およびアドレスバスＢ11
を介してデバッグ動作設定回路12のアドレス入力端に対
しアドレス信号を与えてレジスタＲ6 を指定しつつ、デ
ータ入出力端からデータバスＢ20，バス切換スイッチ14
およびデータバスＢ21を介してデバッグ動作設定回路12
のデータ入出力端にデータ信号“０”を与えることによ
り、レジスタＲ6 に“０”を保持せしめる。デバッグ動
作設定回路12は、これにより、レジスタＲ6 に対応する
出力端からアドレスブレーク禁止信号ＡＢＲＫＢを出力
し始める。
【０１０９】ＣＰＵ10は、デバッグ動作設定回路12のレ
ジスタＲ6 に“０”を保持せしめてアドレスブレーク禁
止信号ＡＢＲＫＢを出力するよう設定し終えると、レデ
ィ状態信号ＲＥＤＹを上述のごとくモニタ装置300 へ送
信する。
【０１１０】モニタ装置300 は、レディ状態信号ＲＥＤ
Ｙを受信すると、たとえば、キーボード320 からケーブ
ル321 を介してコンピュータ本体330 に入力された各種
コマンド (すなわちダウンロードコマンド，イニシャル
コマンド，レジスタ要求コマンド，レジスタ書換コマン
ド，記憶データ要求コマンド，ブレークアドレス設定コ
マンド，アドレスブレーク許可コマンド，アドレスブレ
ーク禁止コマンド，ランコマンドあるいはステップコマ
ンドなど) のいずれか１つをＣＰＵ10に向けて送信し、
コンピュータ本体330 からケーブル311 とコネクタ310
とインタフェースコネクタ110 とインタフェース回路13
とアドレスバスＢ11およびデータバスＢ21とバス切換ス
イッチ14とアドレスバスＢ10およびデータバスＢ20とを
介してＣＰＵ10に与える。
【０１１１】(i) ランコマンドの実行 (図１４参照)
【０１１２】ＣＰＵ10は、モニタ装置300 から受信した
コマンドがランコマンドであるものと判別すると、それ
を以下のごとく実行する。
【０１１３】ＣＰＵ10は、(i) アドレス出力端からアド
レス信号を出力しアドレスバスＢ10，バス切換スイッチ
14およびアドレスバスＢ11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスＢ20，バス切換スイッチ
14およびデータバスＢ21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタＲ1 から記憶回路11に含まれたラン
ダムアクセスメモリＲＡＭを指定するバルク切換指定信
号を出力し、そののち(ii)アドレス入出力端からアドレ
スバスＢ10，バス切換スイッチ14およびアドレスバスＢ
11を介して記憶回路11のランダムアクセスメモリＲＡＭ
のアドレス入力端にアドレス信号を与えつつ、記憶回路
11のランダムアクセスメモリＲＡＭのデータ入出力端か
らデータバスＢ21，バス切換スイッチ14およびデータバ
スＢ20を介してデータ入出力端に対しデータ信号を受け
取ることにより、予め記憶回路11のランダムアクセスメ
モリＲＡＭに退避せしめられていた内部レジスタの保持
内容を当初の内部レジスタに復帰せしめる。
【０１１４】ＣＰＵ10は、これでデバッグ作業用のモニ
タプログラムの実行を終了し、復帰命令を実行し始め
る。
【０１１５】(j) ステップコマンドの実行 (図１５参
照)
【０１１６】ＣＰＵ10は、モニタ装置300 から受信した
コマンドがステップコマンドであるものと判別すると、
それを以下のごとく実行する。
【０１１７】ＣＰＵ10は、アドレス出力端からアドレス
信号を出力しアドレスバスＢ10，バス切換スイッチ14お
よびアドレスバスＢ11を介してデバッグ動作設定回路12
のアドレス入力端に与えることによってレジスタＲ4 を
指定し、かつデータ入出力端からデータ信号を出力して
データバスＢ20，バス切換スイッチ14およびデータバス
Ｂ21を介しデバッグ動作設定回路12のデータ入力端に与
えることによってレジスタＲ4 の内容を“１”とする。
これに伴なって、デバッグ動作設定回路12のレジスタＲ
4 に対応する出力端から出力されていたステップ動作許
可信号ＳＡＬＷが、復活 (すなわち有効と) され、ひい
てはアンド回路ＡＮＤ1 の出力すなわちステップ動作終
了信号ＳＣＭＰが、ワンステップ動作終了検出回路16か
らワンステップ動作終了検出信号ＯＳＣＰが出力された
とき、“１”すなわち有効とされる。
【０１１８】ステップ動作許可信号ＳＡＬＷが復活 (す
なわち有効と) されると、アンド回路ＡＮＤ1 の出力
(すなわちステップ動作終了信号ＳＣＭＰ) は、ワンス
テップ動作終了検出回路16からワンステップ動作終了検
出信号ＯＳＣＰが出力されたとき、“１”すなわち有効
となるので、ワンステップ動作終了検出回路16がＣＰＵ
10の動作の終了を検出するごとにオア回路ＯＲ1 を介し
てアンド回路ＡＮＤ3 の一方の入力端に“１”が与えら
れる。したがって、ＣＰＵ10が復帰命令を実行してユー
ザプログラムの実行を開始する場合に、ワンステップ動
作終了検出回路16がＣＰＵ10による１つの処理動作の終
了を検出してもアンド回路ＡＮＤ3 からブレーク要求信
号ＢＲＫが出力される。
【０１１９】ＣＰＵ10は、(i) アドレス出力端からアド
レス信号を出力しアドレスバスＢ10，バス切換スイッチ
14およびアドレスバスＢ11を介してデバッグ動作設定回
路12のアドレス入力端に与えつつ、データ入出力端から
データ信号を出力しデータバスＢ20，バス切換スイッチ
14およびデータバスＢ21を介してデバッグ動作設定回路
12のデータ入力端に与えることにより、デバッグ動作設
定回路12のレジスタＲ1 から記憶回路11に含まれたラン
ダムアクセスメモリＲＡＭを指定するバルク切換指定信
号を出力し、そののち(ii)ステップ動作許可信号ＳＡＬ
Ｗが復活されたのち、アドレス入出力端からアドレスバ
スＢ10，バス切換スイッチ14およびアドレスバスＢ11を
介して記憶回路11のランダムアクセスメモリＲＡＭのア
ドレス入力端にアドレス信号を与えつつ、記憶回路11の
ランダムアクセスメモリＲＡＭのデータ入出力端からデ
ータバスＢ21，バス切換スイッチ14およびデータバスＢ
20を介してデータ入出力端に対しデータ信号を受け取る
ことにより、予め記憶回路11のランダムアクセスメモリ
ＲＡＭに退避せしめられていた内部レジスタの保持内容
を当初の内部レジスタに復帰せしめる。
【０１２０】ＣＰＵ10は、これでデバッグ作業用のモニ
タプログラムの実行を終了し、復帰命令を実行し始め
る。
【０１２１】復帰命令の実行
【０１２２】ＣＰＵ10が記憶回路11の読出専用メモリＲ
ＯＭから復帰命令を読み出すと、復帰命令デコーダ18
は、読み出された復帰命令を検出して復帰命令検出信号
ＰＲＮＴを発生し、フリップフロップＦＦの同期リセッ
ト入力端Ｒに与える。
【０１２３】フリップフロップＦＦは、同期リセット入
力端Ｒに復帰命令検出信号ＰＲＮＴが与えられると、Ｃ
ＰＵ10から操作コードフェッチ信号ＯＰＦが与えられた
とき、一状態から他状態へ状態が反転され、出力端Ｑか
ら“０”を出力し始める。これに伴なって、バス切換信
号ＢＳＷが“０”となる。
【０１２４】バス切換信号ＢＳＷが“０”とされるに伴
なって、バス切換スイッチ14は、図２に示したデバッグ
作業用のモニタプログラムの実行可能状態から図３に示
したユーザプログラムの実行可能状態に切り換えられ、
また、デバッグ作業のためにアドレスバスおよびデータ
バスを介して構築されていたＣＰＵ10と記憶回路11，デ
バッグ動作設定回路12およびインタフェース回路13との
間の接続関係を遮断する。アンド回路ＡＮＤ3 は、オア
回路ＯＲ1 からの出力を通過可能とされる。
【０１２５】バス切換信号ＢＳＷが“０”とされるに伴
なって、ＣＰＵ10は、ブレーク要求信号発生回路30から
ブレーク要求信号ＢＳＷが発生されておらず割込信号入
力端に特権割込信号が与えられないので、割込状態すな
わちデバッグ作業用のモニタプログラムの実行可能状態
からユーザプログラムの実行可能状態へ復帰する。
【０１２６】ユーザプログラムの実行
【０１２７】ＣＰＵ10は、ユーザプログラムの実行可能
状態に復帰すると、記憶回路11の記憶領域ＭＥＭ1 から
ユーザプログラムの命令を読み出しつつ実行し始める
【０１２８】ＣＰＵ10は、アドレス出力端がアドレスバ
スＢ10，バス切換スイッチ14およびアドレスバスＢ12を
介して記憶回路11のユーザ記憶領域すなわち記憶領域Ｍ
ＥＭ1,ＭＥＭ2 のアドレス入力端に接続されかつデータ
入出力端がデータバスＢ20，バス切換スイッチ14および
データバスＢ22を介して記憶回路11のユーザ記憶領域す
なわち記憶領域ＭＥＭ1,ＭＥＭ2 のデータ入力端に接続
されているので、記憶回路11の記憶領域ＭＥＭ1,ＭＥＭ
2 との間でアドレス信号およびデータ信号を交換しつ
つ、ユーザプログラムを実行する。ＣＰＵ10は、アンド
回路ＡＮＤ3 からブレーク要求信号ＢＲＫが発生されな
い限り、ユーザプログラムを実行し続け、アンド回路Ａ
ＮＤ3 からブレーク要求信号ＢＲＫが発生されたとき以
下のごとくブレーク要求信号ＢＲＫが特権割込信号とし
て与えられるのでユーザプログラムの実行を中断してデ
バッグ作業用のモニタプログラムを実行する。
【０１２９】特権割込信号の発生
【０１３０】ＣＰＵ10がユーザプログラムを実行してい
る際に、(i) ステップ動作許可信号ＳＡＬＷが有効とさ
れている状態でワンステップ動作終了検出回路16がワン
ステップ動作終了信号ＯＳＣＰを発生するに伴ないステ
ップ動作終了信号ＳＣＭＰが発生され、あるいは(ii)ア
ドレスブレーク許可信号ＡＢＲＫＡが発生されている状
態でアドレス比較回路17からアドレス一致信号ＡＤＲ*
が発生されるに伴ないアドレスブレーク信号ＡＢＲＫが
発生され、あるいは(iii) インタフェース回路13からデ
ータ受信信号ＤＲＳが発生されると、それらがオア回路
ＯＲ1 を介してアンド回路ＡＮＤ3 の一方の入力端に与
えられかつその他方の入力端に与えられているバス切換
信号ＢＳＷが“０”であるので、アンド回路ＡＮＤ3 が
ブレーク要求信号ＢＲＫを発生する。
【０１３１】ブレーク要求信号ＢＲＫは、フリップフロ
ップＦＦの同期セット入力端Ｓに与えられ、かつアンド
回路ＡＮＤ4 の他方の入力端に与えられてフリップフロ
ップＦＦから与えられたバス切換信号ＢＳＷを遮断し、
かつオア回路ＯＲ2 を介してＣＰＵ10の割込信号入力端
に特権割込信号として与えられる。
【０１３２】ＣＰＵ10は、割込信号入力端にオア回路Ｏ
Ｒ2 を介してブレーク要求信号ＢＲＫが特権割込信号と
して与えられるので、上述と同様にデバッグ作業用のモ
ニタプログラムの実行を開始する。
【０１３３】フリップフロップＦＦは、同期セット入力
端Ｓにブレーク要求信号ＢＲＫが与えられているので、
他状態から一状態へ反転され、出力端Ｑから“１”を出
力し始める。これに伴なって、バス切換信号ＢＳＷは、
“１”となり、バス切換スイッチ14を図３に示したユー
ザプログラムの実行可能状態から図２に示したデバッグ
作業用のモニタプログラムの実行可能状態へ切り換え、
かつアンド回路ＡＮＤ3 を閉鎖状態すなわちオア回路Ｏ
Ｒ1 から与えられたステップ動作終了信号ＳＣＭＰ，ア
ドレスブレーク信号ＡＢＲＫあるいはデータ受信信号Ｄ
ＲＳを通過せしめない状態とする。
【０１３４】アンド回路ＡＮＤ4 は、アンド回路ＡＮＤ
3 から他方の入力端にブレーク要求信号ＢＲＫが与えら
れているので、フリップフロップＦＦから一方の入力端
に与えられたバス切換信号ＢＳＷを通過せしめることが
なく、ひいてはこれがオア回路ＯＲ2 を介してＣＰＵ10
の割込信号入力端に特権割込信号として与えられること
を阻止する。これにより、ＣＰＵ10は、一旦開始したデ
バッグ作業を中断することを阻止できる。
【０１３５】
【考案の効果】上述より明らかなように、本考案にかか
るデバッグ機能付ＣＰＵボードは、基板ボードにＣＰＵ
ならびに記憶回路などの所要回路が搭載されておりユー
ザプログラムを実行してなるＣＰＵボードであって、
［問題点の解決手段］の欄に明示したごとく構成されて
おり、(i) ＣＰＵがデバッグ作業用のモニタプログラム
を実行するに際してバス切換スイッチによってバスを切
り換えＣＰＵを記憶回路のデバッグ記憶領域およびユー
ザ記憶領域とインタフェース回路とに接続し、かつＣＰ
Ｕがユーザプログラムを実行するに際してバス切換スイ
ッチによってバスを切り換えＣＰＵを記憶回路のユーザ
記憶領域に接続し、かつ(ii)バス切換スイッチの切換を
指令するバス切換信号ＢＳＷとＣＰＵに対しデバッグ作
業用のモニタプログラムを実行するよう指令する特権割
込信号を動作切換信号発生手段が発生し、かつ(iii) Ｃ
ＰＵがデバッグ作業用のモニタプログラムを実行するに
際して記憶回路のデバッグ記憶領域およびユーザ記憶領
域をバス切換スイッチを介してＣＰＵに対しバンク切換
で接続するようデバッグ動作設定回路が指令し、かつＣ
ＰＵがデバッグ作業用のモニタプログラムを実行するに
際して動作切換信号発生手段に対し所要の動作切換条件
をデバッグ動作設定回路が設定して与えているので、 (i) ユーザプログラムの実行に際しデバッグ作業ない
しはデバッグ作業用のモニタプログラムを格別に意識す
る必要を除去できる効果を有し、また (ii) インサーキットエミュレータを不要とできる効果
を有し、ひいては (iii) ユーザプログラムの実行能率を改善し、かつ価
格の高騰を抑制できる効果を有する。
【図面の簡単な説明】
【図１】本考案にかかるデバッグ機能付ＣＰＵボードの
一実施例に対するデバッグ作業のためのモニタ装置の接
続要領を説明するための斜視図である。
【図２】本考案にかかるデバッグ機能付ＣＰＵボードの
一実施例の構成および一の動作状態を説明するための回
路図である。
【図３】本考案にかかるデバッグ機能付ＣＰＵボードの
一実施例の構成および他の動作状態を説明するための回
路図である。
【図４】本考案にかかるデバッグ機能付ＣＰＵボードの
一実施例の動作を説明するためのフローチャート図であ
る。
【図５】本考案にかかるデバッグ機能付ＣＰＵボードの
一実施例の動作を説明するためのフローチャート図であ
る。
【図６】本考案にかかるデバッグ機能付ＣＰＵボードの
一実施例の動作を説明するためのフローチャート図であ
る。
【図７】本考案にかかるデバッグ機能付ＣＰＵボードの
一実施例の動作を説明するためのフローチャート図であ
る。
【図８】本考案にかかるデバッグ機能付ＣＰＵボードの
一実施例の動作を説明するためのフローチャート図であ
る。
【図９】本考案にかかるデバッグ機能付ＣＰＵボードの
一実施例の動作を説明するためのフローチャート図であ
る。
【図１０】本考案にかかるデバッグ機能付ＣＰＵボード
の一実施例の動作を説明するためのフローチャート図で
ある。
【図１１】本考案にかかるデバッグ機能付ＣＰＵボード
の一実施例の動作を説明するためのフローチャート図で
ある。
【図１２】本考案にかかるデバッグ機能付ＣＰＵボード
の一実施例の動作を説明するためのフローチャート図で
ある。
【図１３】本考案にかかるデバッグ機能付ＣＰＵボード
の一実施例の動作を説明するためのフローチャート図で
ある。
【図１４】本考案にかかるデバッグ機能付ＣＰＵボード
の一実施例の動作を説明するためのフローチャート図で
ある。
【図１５】本考案にかかるデバッグ機能付ＣＰＵボード
の一実施例の動作を説明するためのフローチャート図で
ある。
【符号の説明】100 ・・・・・・・・・・・・・・・・・・・・・・・・デバッグ機能付ＣＰＵボ
ード 110 ・・・・・・・・・・・・・・・・・・・・・・インタフェースコネクタ10・・・・・・・・・・・・・・・・・・・・・・・・ ＣＰＵ 11・・・・・・・・・・・・・・・・・・・・・・・・記憶装置 ＲＯＭ・・・・・・・・・・・・・・・・・・読出専用メモリ ＲＡＭ・・・・・・・・・・・・・・・・・・ランダムアクセスメモリ ＭＥＭ1,ＭＥＭ2 ・・・・・・・・記憶領域 12・・・・・・・・・・・・・・・・・・・・・・・・デバッグ動作設定回路 13・・・・・・・・・・・・・・・・・・・・・・・・インタフェース回路 14・・・・・・・・・・・・・・・・・・・・・・・・バス切換スイッチ20・・・・・・・・・・・・・・・・・・・・・・・・ 動作切換信号発生手段 15・・・・・・・・・・・・・・・・・・・・・・電源投入検出信号発生回路 18・・・・・・・・・・・・・・・・・・・・・・復帰命令デコーダ30・・・・・・・・・・・・・・・・・・・・・・ ブレーク要求信号発生回路 16・・・・・・・・・・・・・・・・・・・・ワンステップ動作終了検出回路 17・・・・・・・・・・・・・・・・・・・・アドレス比較回路 ＡＮＤ1 〜ＡＮＤ3 ・・・・アンド回路 ＯＲ1 ・・・・・・・・・・・・・・・・オア回路 ＦＦ・・・・・・・・・・・・・・・・・・・・・・フリップフロップ40・・・・・・・・・・・・・・・・・・・・・・・・ 特権割込信号発生回路 ＡＮＤ4 ・・・・・・・・・・・・・・・・アンド回路 ＯＲ2 ・・・・・・・・・・・・・・・・・・オア回路200 ・・・・・・・・・・・・・・・・・・・・・・・・ユーザ機器300 ・・・・・・・・・・・・・・・・・・・・・・・・モニタ装置 310 ・・・・・・・・・・・・・・・・・・・・・・ケーブルコネクタ 311 ・・・・・・・・・・・・・・・・・・・・ケーブル 320 ・・・・・・・・・・・・・・・・・・・・・・キーボード 321 ・・・・・・・・・・・・・・・・・・・・ケーブル 330 ・・・・・・・・・・・・・・・・・・・・・・コンピュータ本体 340 ・・・・・・・・・・・・・・・・・・・・・・表示部材

Claims (4)

    (57)【実用新案登録請求の範囲】
  1. 【請求項１】基板ボードにＣＰＵならびに記憶回路など
    の所要回路が搭載されておりユーザプログラムを実行し
    てなるＣＰＵボードにおいて、 (a) ＣＰＵを外部のモニタ装置に接続しており、ＣＰＵ
    がデバック作業用のモニタプログラムを実行するに際し
    て所要のコマンドおよびデータならびに信号をＣＰＵと
    モニタ装置との間で仲介するためのインタフェース回路
    (13)と、 (b) ＣＰＵと記憶回路およびインタフェース回路(13)と
    を連絡するバス中に配置されており、ＣＰＵがデバッグ
    作業用のモニタプログラムを実行するに際してバスを切
    り換えＣＰＵを記憶回路のデバッグ記憶領域およびユー
    ザ記憶領域とインタフェース回路(13)とに接続し、かつ
    ＣＰＵがユーザプログラムを実行するに際してバスを切
    り換えＣＰＵを記憶回路のユーザ記憶領域に接続するた
    めのバス切換スイッチ(14)と、 (c) ＣＰＵとインタフェース回路(13)とバス切換スイッ
    チ(14)の制御入力端とに接続されており、バス切換スイ
    ッチ(14)に対しバス切換を実行するよう指令するバス切
    換信号ＢＳＷとＣＰＵに対しデバッグ作業用のモニタプ
    ログラムを実行するよう指令する特権割込信号とを発生
    して出力するための動作切換信号発生手段(20)と、 (d) バス切換スイッチ(14)と記憶回路および動作切換信
    号発生手段(20)との間に配置されており、ＣＰＵがデバ
    ッグ作業用のモニタプログラムを実行するに際しバス切
    換スイッチ(14)を介して記憶回路のデバッグ記憶領域お
    よびユーザ記憶領域をＣＰＵに対しバンク切換で接続す
    るよう指令し、かつＣＰＵがデバッグ作業用のモニタプ
    ログラムを実行するに際して所要の動作切換条件を設定
    し動作切換信号発生手段(20)に与えるためのデバッグ動
    作設定回路(12)とを備えてなることを特徴とするデバッ
    グ機能付ＣＰＵボード。
  2. 【請求項２】動作切換信号発生手段(20)が、(a) ＣＰＵ
    ならびに記憶回路などの所要回路に電力を与えるよう電
    源を投入したことを検出しており、検出結果を電源投入
    検出信号ＰＯＮとして出力するための電源投入検出信号
    発生回路(15)と、 (b) ＣＰＵとバス切換スイッチ(14)とを連絡するバスに
    接続されており、ＣＰＵがバス切換スイッチ(14)を介し
    て記憶回路のデバッグ記憶領域から受け取ったデバッグ
    作業用のモニタプログラムに含まれた命令が復帰命令で
    あるか否かを判別し、復帰命令であるときに復帰命令検
    出信号ＰＲＴＮを発生して出力するための復帰命令デコ
    ーダ(18)と、 (c) デバッグ動作設定回路(12)およびインタフェース回
    路(13)に入力端が接続されており、デバッグ動作設定回
    路(12)からステップ動作許可信号ＳＬＡＷが与えられて
    いる場合にＣＰＵによるユーザプログラムに含まれた命
    令のいずれか１つの実行が終了したことを検出したと
    き、あるいはデバッグ動作設定回路(12)からアドレスブ
    レーク許可信号ＡＢＲＫＡが与えられている場合にＣＰ
    Ｕによって指定されたアドレスがデバッグ動作設定回路
    (12)によって設定されたアドレスと一致したとき、ある
    いはインタフェース回路(13)が外部のモニタ装置から所
    要のコマンドあるいはデータを受信するに際して発生し
    たデータ受信信号ＤＲＳをインタフェース回路(13)から
    受け取ったときに、バス切換信号ＢＳＷがバス切換スイ
    ッチ(14)に対しＣＰＵを記憶回路のユーザ記憶領域のみ
    に接続するよう切り換え指令していることを条件に、ブ
    レーク要求信号ＢＲＫを発生して出力するためのブレー
    ク要求信号発生回路(30)と、 (d) 電源投入検出信号発生回路(15)の出力端に非同期セ
    ット入力端が接続され、かつブレーク要求信号発生回路
    (30)の出力端に同期セット入力端が接続され、かつ復帰
    命令デコーダ(18)の出力端に同期リセット入力端が接続
    され、かつＣＰＵの操作コードフェッチ信号出力端にク
    ロック入力端が接続され、かつ出力端がバス切換スイッ
    チ(14)の制御入力端およびブレーク要求信号発生回路(3
    0)の他の入力端に接続されており、電源投入検出信号発
    生回路(15)から電源投入検出信号ＰＯＮが非同期セット
    入力端に与えられたときにセット状態となり、ブレーク
    要求信号発生回路(30)からブレーク要求信号ＢＲＫが与
    えられかつＣＰＵから操作コードフェッチ信号ＯＰＦが
    与えられたときにセット状態となり、復帰命令デコーダ
    (18)から復帰命令検出信号ＰＲＴＮが与えられかつＣＰ
    Ｕから操作コードフェッチ信号ＯＰＦが与えられたとき
    にリセット状態となって、出力端からバス切換信号ＢＳ
    Ｗを発生してバス切換スイッチ(14)の制御入力端とブレ
    ーク要求信号発生回路(30)の他の入力端とに与えるため
    のフリップフロップＦＦと、 (e) フリップフロップＦＦの出力端に一方の入力端が接
    続され、かつ他方の入力端がブレーク要求信号発生回路
    (30)の出力端に接続され、かつ出力端がＣＰＵの割込信
    号入力端に接続されており、フリップフロップＦＦから
    与えられたバス切換信号ＢＳＷとブレーク要求信号発生
    回路(3 0)から与えられたブレーク要求信号ＢＲＫとに応
    じて特権割込信号を発生しＣＰＵに与えるための特権割
    込信号発生回路(40)とを包有してなることを特徴とする
    請求項１に記載のデバッグ機能付ＣＰＵボード。
  3. 【請求項３】特権割込信号発生回路(40)が、 (a) フリップフロップＦＦの出力端に一方の入力端が接
    続され、かつ他方の入力端がブレーク要求信号発生回路
    (30)の出力端に接続されており、ブレーク要求信号発生
    回路(30)からブレーク要求信号ＢＲＫが与えられていな
    いときにフリップフロップＦＦから与えられたバス切換
    信号ＢＳＷを割込信号ＩＮＴＲとして通過せしめ、かつ
    ブレーク要求信号発生回路(30)からブレーク要求信号Ｂ
    ＲＫが与えられているときにフリップフロップＦＦから
    与えられたバス切換信号ＢＳＷを遮断せしめるためのア
    ンド回路ＡＮＤ4 と、 (b) アンド回路ＡＮＤ4 の出力端に一方の入力端が接続
    され、かつ他方の入力端がブレーク要求信号発生回路(3
    0)の出力端に接続され、かつ出力端がＣＰＵの割込信号
    入力端に接続されており、アンド回路ＡＮＤ4から与え
    られた割込信号ＩＮＴＲとブレーク要求信号発生回路(3
    0)から与えられたブレーク要求信号ＢＲＫとをＣＰＵの
    割込信号入力端に対し特権割込信号として与えるための
    オア回路ＯＲ2 とを包有してなることを特徴とする請求
    項２に記載のデバッグ機能付ＣＰＵボード。
  4. 【請求項４】ブレーク要求信号発生回路(30)が、(a) プ
    ログラムに含まれた命令のＣＰＵによる処理状況を監視
    しており、ＣＰＵによってプログラムに含まれた命令の
    いずれか１つの実行が終了したことを検出したとき検出
    結果をワンステップ動作終了検出信号ＯＳＣＰとして出
    力するためのワンステップ動作終了検出回路(16)と、 (b) ワンステップ動作終了検出回路(16)の出力端に一方
    の入力端が接続され、かつ他方の入力端がデバッグ動作
    設定回路(12)の出力端に接続されており、デバッグ動作
    設定回路(12)からステップ動作許可信号ＳＬＡＷが与え
    られている場合にワンステップ動作終了検出回路(16)か
    らワンステップ動作終了検出信号ＯＳＣＰが与えられた
    ときステップ動作終了信号ＳＣＭＰを発生して出力する
    ためのアンド回路ＡＮＤ1 と、 (c) ＣＰＵとバス切換スイッチ(14)とを連絡するバスに
    一方の入力端が接続され、かつ他方の入力端がデバッグ
    動作設定回路(12)の出力端に接続されており、ＣＰＵに
    よって指定されたアドレスがデバッグ動作設定回路(12)
    によって設定されたアドレスと一致したときにアドレス
    一致信号ＡＤＲ* を発生して出力するためのアドレス比
    較回路(17)と、 (d) アドレス比較回路(17)の出力端に一方の入力端が接
    続され、かつ他方の入力端がデバッグ動作設定回路(12)
    の出力端に接続されており、デバッグ動作設定回路(12)
    からアドレスブレーク許可信号ＡＢＲＫＡが与えられて
    いる場合にアドレス比較回路(17)からアドレス一致信号
    ＡＤＲ* が与えられたときアドレスブレーク信号ＡＢＲ
    Ｋを発生して出力するためのアンド回路ＡＮＤ2 と、 (e) アンド回路ＡＮＤ1 の出力端に第１の入力端が接続
    され、かつ第２の入力端がアンド回路ＡＮＤ2 の出力端
    に接続され、かつ第３の入力端がインタフェース回路(1
    3)のデータ受信信号出力端に接続されており、アンド回
    路ＡＮＤ1 から与えられたステップ動作終了信号ＳＣＭ
    Ｐとアンド回路ＡＮＤ2 から与えられたアドレスブレー
    ク信号ＡＢＲＫとインタフェース回路(13)から与えられ
    たデータ受信信号ＤＲＳとを通過せしめるためのオア回
    路ＯＲ1 と、 (f) オア回路ＯＲ1 の出力端に一方の入力端が接続さ
    れ、かつ他方の入力端がフリップフロップＦＦの出力端
    に接続され、かつ出力端がフリップフロップＦＦの同期
    セット入力端と特権割込信号発生回路(40)の他方の入力
    端とに接続されており、フリップフロップＦＦの出力端
    から他方の入力端にＣＰＵがデバッグ作業用のモニタプ
    ログラムを実行可能となるようバス切換スイッチ(14)を
    切り換えるバス切換信号ＢＳＷが与えられているときに
    ブレーク要求信号ＢＲＫの発生を阻止し、かつフリップ
    フロップＦＦの出力端から他方の入力端にＣＰＵがユー
    ザプログラムを実行可能となるようバス切換スイッチ(1
    4)を切り換えるバス切換信号ＢＳＷが与えられていると
    きにブレーク要求信号ＢＲＫの発生を許容するためのア
    ンド回路ＡＮＤ3 とを包有してなることを特徴とする請
    求項２に記載のデバッグ機能付ＣＰＵボード。
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