JPS62123554A - マルチプロセツサのリセツト方式 - Google Patents
マルチプロセツサのリセツト方式Info
- Publication number
- JPS62123554A JPS62123554A JP60263412A JP26341285A JPS62123554A JP S62123554 A JPS62123554 A JP S62123554A JP 60263412 A JP60263412 A JP 60263412A JP 26341285 A JP26341285 A JP 26341285A JP S62123554 A JPS62123554 A JP S62123554A
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- JP
- Japan
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- reset
- processor
- signal
- circuit
- flop
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マルチプロセッサ・システムにおいて、一定時間内にリ
セット・スイッチが２回押されたことを検出したときに
、メイン・プロセッサを切り換えたり、プロセッサが起
動するアドレスを変換したりするものである。
セット・スイッチが２回押されたことを検出したときに
、メイン・プロセッサを切り換えたり、プロセッサが起
動するアドレスを変換したりするものである。
本発明ハ、マルチプロセッサ・システムにおいて、成る
一定時間内にリセット・スイッチが２度押されたときに
はメイン・プロセッサの切り換えを行い、一定時間内に
１回しかリセット・スイッチが押されないときにはメイ
ン・プロセッサのリセット動作が行われるようにしたマ
ルチプロセッサのリセット方式に関するもである。
一定時間内にリセット・スイッチが２度押されたときに
はメイン・プロセッサの切り換えを行い、一定時間内に
１回しかリセット・スイッチが押されないときにはメイ
ン・プロセッサのリセット動作が行われるようにしたマ
ルチプロセッサのリセット方式に関するもである。
プロセッサが複数存在するマルチプロセッサ・システム
において、従来技術によればプロセッサ選択のためのス
イッチを設けるか、或いはソフトウェアにより特定のレ
ジスタに特定の値を書き込むことにより、プロセッサを
切り換えるようにしていた。前者の方式によれば、取扱
説明書などによりスイッチ位置を特に指定することが必
要であり、操作上においても設定スイッチを切り換えた
後でリセット・オペレーシヨンが必要となり、好ましい
ものではなかった。また、並列処理を行うマルチプロセ
ッサ・システムにおいては何れか一方のリセットをする
ことが出来ないという欠点があった。後者の方式によれ
ば、特定のコマンドを入力してやる必要があり、プロセ
ッサの一方がコマンドを受けつけない状態になったとき
にはシステムの電源スィッチを切る必要があった。
において、従来技術によればプロセッサ選択のためのス
イッチを設けるか、或いはソフトウェアにより特定のレ
ジスタに特定の値を書き込むことにより、プロセッサを
切り換えるようにしていた。前者の方式によれば、取扱
説明書などによりスイッチ位置を特に指定することが必
要であり、操作上においても設定スイッチを切り換えた
後でリセット・オペレーシヨンが必要となり、好ましい
ものではなかった。また、並列処理を行うマルチプロセ
ッサ・システムにおいては何れか一方のリセットをする
ことが出来ないという欠点があった。後者の方式によれ
ば、特定のコマンドを入力してやる必要があり、プロセ
ッサの一方がコマンドを受けつけない状態になったとき
にはシステムの電源スィッチを切る必要があった。
本発明は、上記の考察に基づくものであって、高信頼性
を要する大規模な計算機システムにおいて用いられるよ
うな複雑なものでなく、小型計算機（パソコン等）にお
いて、１個のリセット・スイッチを操作することにより
プロセッサの切換えをすることが出来るマルチプロセッ
サのリセット方式を提供することを目的としている。
を要する大規模な計算機システムにおいて用いられるよ
うな複雑なものでなく、小型計算機（パソコン等）にお
いて、１個のリセット・スイッチを操作することにより
プロセッサの切換えをすることが出来るマルチプロセッ
サのリセット方式を提供することを目的としている。
本発明は、上記の目的を達成するため、リセット・スイ
ッチの状態を電気的信号にかえ、成る一定時間内にリセ
ット・スイッチが２度押されたか否かを検出する手段を
設け、該検出手段によって１度押されたことが検出され
たときには通常のリセット・スイッチの動作と同様に現
在勤作中のプロセッサに対してリセット動作を行って同
じプロセッサより立ち上がり、上記検出手段によって２
度押されたことが検出されたときにはトグル形フリップ
・フロップを反転して他方のプロセッサに対してリセッ
ト動作を行ってプロセッサが切り換わって立ち上がるこ
とを可能としている。
ッチの状態を電気的信号にかえ、成る一定時間内にリセ
ット・スイッチが２度押されたか否かを検出する手段を
設け、該検出手段によって１度押されたことが検出され
たときには通常のリセット・スイッチの動作と同様に現
在勤作中のプロセッサに対してリセット動作を行って同
じプロセッサより立ち上がり、上記検出手段によって２
度押されたことが検出されたときにはトグル形フリップ
・フロップを反転して他方のプロセッサに対してリセッ
ト動作を行ってプロセッサが切り換わって立ち上がるこ
とを可能としている。
第１図は本発明が適用されるマルチプロセッサ・システ
ムの１例を示す図である。第１図において、ＭＯとＭｌ
は主記憶、ＰＯ，！：Ｐｉはプロセッサをそれぞれ示し
ている。プロセッサＰＯは主記憶ＭＯとＭｌの両方をア
クセスすることが出来、プロセッサＰＬも主記憶ＭＯと
Ｍｌの両方をアクセスすることが出来る。例えば、物理
的に主記憶ＰＯに対しては０番地ないし６４に一１番地
が割当てられ、主記憶Ｐ１に対して６４に番地ないし１
２８に一１番地が割当られている。
ムの１例を示す図である。第１図において、ＭＯとＭｌ
は主記憶、ＰＯ，！：Ｐｉはプロセッサをそれぞれ示し
ている。プロセッサＰＯは主記憶ＭＯとＭｌの両方をア
クセスすることが出来、プロセッサＰＬも主記憶ＭＯと
Ｍｌの両方をアクセスすることが出来る。例えば、物理
的に主記憶ＰＯに対しては０番地ないし６４に一１番地
が割当てられ、主記憶Ｐ１に対して６４に番地ないし１
２８に一１番地が割当られている。
第２図はプロセッサから見た主記憶アドレスを示す図で
ある。プロセッサＰＯから見ると、主記憶ＭＯに対して
はＯ番地ないし６４に一１番地が割当てられ、主記憶Ｍ
１に対して６４に番地ないし１２８に一１番地が割当ら
れているように見え、プロセッサＰ１から見ると、主記
憶Ｍ１に対してはＯ番地ないし６４に一１番地が割当て
られ、主記憶ＭＯに対して６４に番地ないし１２８に一
１番地が割当られているように見える。
ある。プロセッサＰＯから見ると、主記憶ＭＯに対して
はＯ番地ないし６４に一１番地が割当てられ、主記憶Ｍ
１に対して６４に番地ないし１２８に一１番地が割当ら
れているように見え、プロセッサＰ１から見ると、主記
憶Ｍ１に対してはＯ番地ないし６４に一１番地が割当て
られ、主記憶ＭＯに対して６４に番地ないし１２８に一
１番地が割当られているように見える。
第３図は本発明の実施例の主たる部分の回路図、第４図
は第３図の各部の波形を示す図である。第３図において
、１はリセット・スイッチ、２と３はＮＡＮＤ回路、４
はシュミット・トリガ形のインバータ、５と６はモノマ
ルチ、７はトグル形フリップ・フロップ、８と９は直接
セット／リセット機能を持つＤフロップ・フロップ、１
０と１１はＡＮＤ回路、１２はインバータ、１３ないし
１６もＮＡＮＤ回路、１７と１８はＮＯＲ回路をそれぞ
れ示している。
は第３図の各部の波形を示す図である。第３図において
、１はリセット・スイッチ、２と３はＮＡＮＤ回路、４
はシュミット・トリガ形のインバータ、５と６はモノマ
ルチ、７はトグル形フリップ・フロップ、８と９は直接
セット／リセット機能を持つＤフロップ・フロップ、１
０と１１はＡＮＤ回路、１２はインバータ、１３ないし
１６もＮＡＮＤ回路、１７と１８はＮＯＲ回路をそれぞ
れ示している。
リセット・スイッチ１はノーマル・オーブンＮＯとノー
マル・クローズＮＧの２極を持つノンロック・タイプの
ものである。ＮＡＮＤ回路２、ＮＡＮＤ回路３、関連す
る抵抗及び関連するコンデンサ等はチャタリング除去回
路を構成している。
マル・クローズＮＧの２極を持つノンロック・タイプの
ものである。ＮＡＮＤ回路２、ＮＡＮＤ回路３、関連す
る抵抗及び関連するコンデンサ等はチャタリング除去回
路を構成している。
インバータ４、モノマルチ５、モノマルチ６、ＡＮＤ回
路１０、関連する抵抗及び関連するコンデンサ等はタイ
ミング制御部を構成している。モノマルチ５及び６は例
えば７１社（テキサス・インスツルメント社）のＬＳ１
２３と言う集積回路で構成することができる。トグル形
フリップ・フロップ１１は、信号＊ＰＣＬＲがＬ（低レ
ベル）の状態の下でＡＮＤ回路１１がパルスを出力する
と、その状態を反転する。また、電源投入スイッチ（図
示せず）が押されると、トグル形フリップ・フロップ７
はリセットされる。信号ＰＣＬＲがＩ（で且つトグル形
フリップ・フロップ７がリセット状態にあると、Ｎ：Ａ
ＮＤ回路１３はＬを、ＮＡＮＤ回路１４はＨを、ＮＡＮ
Ｄ回路１５はＨを、ＮＡＮＤ回路１６はＬを出力するの
で、Ｄフリップ・フロップ８はリセットされ、Ｄフリッ
プ・フロップ９はセットされる。信号ＰＣＬＲがＨの下
では信号＊Ｒ３ＴＯ及び＊Ｒ３Ｔ１は両方ともしである
。Ｄフリップ・フロップ８がリセットされ、Ｄフリップ
・フロップがセットされている状態の下で、信号ＰＣＬ
ＲがＨからＬになると、信号＊Ｒ３ＴＯはＬからＨにな
るが、信号＊Ｒ３Ｔ１はＬのままである。逆に、Ｄフリ
ップ・フロップ８がセットされ、Ｄフリップ・フロップ
９がリセットされている状態の下で、信号ＰＣＬＲがＨ
からＬになると、信号＊Ｒ３Ｔ１はＬからＨになるが、
信号＊Ｒ３ＴＯはＬのままである。信号＊Ｒ８Ｔ０はプ
ロセッサＰＯに対するリセット信号であり、信号＊Ｒ３
Ｔ１はプロセッサＰ１に対するリセット信号である。信
号＊Ｒ３Ｔｉ （ｉ−０又は１）がＬから１−（にな
ると、対応するプロセッサＰｉは初期状態から立ち上が
る。Ｄフリップ・フロップ８及び９は、相手方のプロセ
ッサから制御することも出来る。即ち、プロセッサＰ１
が信号＊ＷＲＯをＬにすると、Ｄフリップ・フロップ８
はリセットされ、プロセッサＰＯが信号＊ＷＲ１をＬに
すると、Ｄフリップ・フロップ９はリセットされる。な
お、＊ＷＲＯ及び＊ＷＲ１は相手方プロセッサに対する
レジスタ書込信号である。
路１０、関連する抵抗及び関連するコンデンサ等はタイ
ミング制御部を構成している。モノマルチ５及び６は例
えば７１社（テキサス・インスツルメント社）のＬＳ１
２３と言う集積回路で構成することができる。トグル形
フリップ・フロップ１１は、信号＊ＰＣＬＲがＬ（低レ
ベル）の状態の下でＡＮＤ回路１１がパルスを出力する
と、その状態を反転する。また、電源投入スイッチ（図
示せず）が押されると、トグル形フリップ・フロップ７
はリセットされる。信号ＰＣＬＲがＩ（で且つトグル形
フリップ・フロップ７がリセット状態にあると、Ｎ：Ａ
ＮＤ回路１３はＬを、ＮＡＮＤ回路１４はＨを、ＮＡＮ
Ｄ回路１５はＨを、ＮＡＮＤ回路１６はＬを出力するの
で、Ｄフリップ・フロップ８はリセットされ、Ｄフリッ
プ・フロップ９はセットされる。信号ＰＣＬＲがＨの下
では信号＊Ｒ３ＴＯ及び＊Ｒ３Ｔ１は両方ともしである
。Ｄフリップ・フロップ８がリセットされ、Ｄフリップ
・フロップがセットされている状態の下で、信号ＰＣＬ
ＲがＨからＬになると、信号＊Ｒ３ＴＯはＬからＨにな
るが、信号＊Ｒ３Ｔ１はＬのままである。逆に、Ｄフリ
ップ・フロップ８がセットされ、Ｄフリップ・フロップ
９がリセットされている状態の下で、信号ＰＣＬＲがＨ
からＬになると、信号＊Ｒ３Ｔ１はＬからＨになるが、
信号＊Ｒ３ＴＯはＬのままである。信号＊Ｒ８Ｔ０はプ
ロセッサＰＯに対するリセット信号であり、信号＊Ｒ３
Ｔ１はプロセッサＰ１に対するリセット信号である。信
号＊Ｒ３Ｔｉ （ｉ−０又は１）がＬから１−（にな
ると、対応するプロセッサＰｉは初期状態から立ち上が
る。Ｄフリップ・フロップ８及び９は、相手方のプロセ
ッサから制御することも出来る。即ち、プロセッサＰ１
が信号＊ＷＲＯをＬにすると、Ｄフリップ・フロップ８
はリセットされ、プロセッサＰＯが信号＊ＷＲ１をＬに
すると、Ｄフリップ・フロップ９はリセットされる。な
お、＊ＷＲＯ及び＊ＷＲ１は相手方プロセッサに対する
レジスタ書込信号である。
第４図は第３図の回路の各部の波形を示す図である。リ
セット・スイッチ１を押すとチャタリング除去回路を通
り、タイミング制御部により一定時間の監視を行い、そ
の間に２回リセット・スイッチ１が押されるとトグル形
フリップ・フロップ７が反転するが、１回の操作では変
化しない。リセット・スイッチ１が１回でも押されると
信号＊ＣＬＲがアクティブになり、電源制御シーケンス
回路の出力とＯＲされてプロセッサ・リセット制御用の
Ｄ゛フリツプフロップ８．９からの切り分は信号の条件
を付加してリセット信号＊Ｒ３ＴＯ及び＊Ｒ３Ｔ１を作
成している。
セット・スイッチ１を押すとチャタリング除去回路を通
り、タイミング制御部により一定時間の監視を行い、そ
の間に２回リセット・スイッチ１が押されるとトグル形
フリップ・フロップ７が反転するが、１回の操作では変
化しない。リセット・スイッチ１が１回でも押されると
信号＊ＣＬＲがアクティブになり、電源制御シーケンス
回路の出力とＯＲされてプロセッサ・リセット制御用の
Ｄ゛フリツプフロップ８．９からの切り分は信号の条件
を付加してリセット信号＊Ｒ３ＴＯ及び＊Ｒ３Ｔ１を作
成している。
第５図は本発明におけるアドレス変換回路の１例を示す
図である。第５図において、１９と２０はＮＡＮＤ回路
、２１は直接セット／リセット機能を持つＤフリップ・
フロップ、２２は排他的論理和回路、２３はトライステ
ート・ゲート、２４はインバータをそれぞれ示している
。信号ＰＣＬＲがＨで且つ信号＊５Ｍ０ＤがＨのときに
は、ＮＡＮＤ回路１９はＬを出力し、ＮＡＮＤ回路２０
はＨを出力し、この結果、Ｄフリップ・フロップ２１は
リセット状態になる。また、信号ＰＣＬＲがＨで且つ信
号＊５Ｍ０ＤがＬのときには、ＮＡＮＤ回路１９はＨを
出力し、ＮＡＮＤ回路２０はＬを出力し、この結果、Ｄ
フリップ・フロップ２１はセット状態になる。Ｄフリッ
プ・フロップ２１がセット状態の下においては、プロセ
ッサＰ１の出力したアドレスの最上位ビットは反転され
、プロセッサＰ１から見ると、上記［Ｍｌに対しては０
番地ないし６４に一１番地が割当てられ、主記憶ＰＯに
対して６４に番地ないし１２８に一１番地が割当られて
いるように見える（第２図参照）。Ｄフリップ・フロッ
プ２１の状態はプロセッサＰＯによって制御可能である
。即ち、プロセッサＰＯが信号＊ＷＲＭをＬにすると、
Ｄフリップ・フロップ２１はリセットされる。プロセッ
サＰＯはＤフリップ・フロップ２１の状態を読取ること
ができる。Ｄフリップ・フロップ２１の状態を読取りた
い場合、プロセッサＰＯは信号＊ＲＤＭをＬにする。
図である。第５図において、１９と２０はＮＡＮＤ回路
、２１は直接セット／リセット機能を持つＤフリップ・
フロップ、２２は排他的論理和回路、２３はトライステ
ート・ゲート、２４はインバータをそれぞれ示している
。信号ＰＣＬＲがＨで且つ信号＊５Ｍ０ＤがＨのときに
は、ＮＡＮＤ回路１９はＬを出力し、ＮＡＮＤ回路２０
はＨを出力し、この結果、Ｄフリップ・フロップ２１は
リセット状態になる。また、信号ＰＣＬＲがＨで且つ信
号＊５Ｍ０ＤがＬのときには、ＮＡＮＤ回路１９はＨを
出力し、ＮＡＮＤ回路２０はＬを出力し、この結果、Ｄ
フリップ・フロップ２１はセット状態になる。Ｄフリッ
プ・フロップ２１がセット状態の下においては、プロセ
ッサＰ１の出力したアドレスの最上位ビットは反転され
、プロセッサＰ１から見ると、上記［Ｍｌに対しては０
番地ないし６４に一１番地が割当てられ、主記憶ＰＯに
対して６４に番地ないし１２８に一１番地が割当られて
いるように見える（第２図参照）。Ｄフリップ・フロッ
プ２１の状態はプロセッサＰＯによって制御可能である
。即ち、プロセッサＰＯが信号＊ＷＲＭをＬにすると、
Ｄフリップ・フロップ２１はリセットされる。プロセッ
サＰＯはＤフリップ・フロップ２１の状態を読取ること
ができる。Ｄフリップ・フロップ２１の状態を読取りた
い場合、プロセッサＰＯは信号＊ＲＤＭをＬにする。
第６図は電源制御シーケンス回りの回路の１例を示す図
である。第６図において、２５ないし２７はシフトレジ
スタ、２８と２９はカウンタ、３０はＮＯＲ回路、３１
は負論理のＯＲ回路をそれぞれ示している。シフトレジ
スタ２５ないし２７は例えばＴＩ社のＬＳ１６１と言う
集積回路で構成することができ、カウンタ２８と２９は
例えばＴＩ社のＬＳ１６４という集積回路で構成するこ
とができる。
である。第６図において、２５ないし２７はシフトレジ
スタ、２８と２９はカウンタ、３０はＮＯＲ回路、３１
は負論理のＯＲ回路をそれぞれ示している。シフトレジ
スタ２５ないし２７は例えばＴＩ社のＬＳ１６１と言う
集積回路で構成することができ、カウンタ２８と２９は
例えばＴＩ社のＬＳ１６４という集積回路で構成するこ
とができる。
第７図は電源投入スイッチが押されたときの第６図の回
路の動作を説明するためのタイミングチャートである。
路の動作を説明するためのタイミングチャートである。
ＤＣ出力はＡＣ入力より遅れて立ち上がり、ＤＣ出力が
一定値に達した後に＊ＲＤＹ信号がＬからＨになり、信
号＊ＲＤＹがＨになってから一定時間後に信号＊ＰＣＬ
ＲはＬからＨになる。電源切断時においては、ＡＣ入力
が一定値より低くなると、信号＊ＲＤＹがＨからＬにな
り、信号＊ＲＤＹがＬになってから一定時間後に信号＊
ＰＣＬＲはＨからＬになる。電源が確立している状態の
下で、信号＊ＣＬＲが成る時間だけＬになると、信号＊
ＰＣＬＲは、信号＊ＣＬＲが立ち下がった時にＨからＬ
になり、信号＊ＣＬＲが立ち上がった時にＬからＨにな
る。
一定値に達した後に＊ＲＤＹ信号がＬからＨになり、信
号＊ＲＤＹがＨになってから一定時間後に信号＊ＰＣＬ
ＲはＬからＨになる。電源切断時においては、ＡＣ入力
が一定値より低くなると、信号＊ＲＤＹがＨからＬにな
り、信号＊ＲＤＹがＬになってから一定時間後に信号＊
ＰＣＬＲはＨからＬになる。電源が確立している状態の
下で、信号＊ＣＬＲが成る時間だけＬになると、信号＊
ＰＣＬＲは、信号＊ＣＬＲが立ち下がった時にＨからＬ
になり、信号＊ＣＬＲが立ち上がった時にＬからＨにな
る。
具体的な動作を説明すると次のようになる。電源スィッ
チの投入時は第７図のタイムチャートに示すようなシー
ケンスを取り、信号＊ＰＣＬＲ（パワークリア）が発生
する。電源投入スイッチが投入されると、トグル形フリ
ップ・フロップ７はリセットされ、信号＊５Ｍ０Ｄはア
クティブ（Ｈレベル）になる。このため、信号＊ＰＣＬ
ＲがＬ−Ｈに変化した時点で＊Ｒ３ＴＯ（プロセッサＰ
Ｏへのリセット信号）は解除されるが、＊Ｒ３Ｔ１ （
プロセッサＰＩへのリセット信号）はリセット状態のま
まである。このリセットを解除するにはプロセッサＰＯ
より出力される信号＊ＷＲ１による。アドレス変換に関
係するＤフリップ・フロップ２１がプリセットされると
、信号Ａ Ｄ ＣＨＮＧはＨとなり、プロセッサＰ１よ
り出力されるアドレスのＭＳＢ （最上位ビット）と信
号ＡＤＣＨＮＧのＥＯＲした信号をアドレス・バスへ出
力することにより、プロセッサＰ１は主記憶ＭＯと主記
憶Ｍ１を反転して利用することが出来る。なお、プロセ
ッサＰＯからの信号＊ＷＲＭによりＤフリップ・フロッ
プ２１の切換えが可であり、信号＊ＲＤＭによりＤフリ
ップ・フロップ２１の現在の状態を読み出すこともでき
る。
チの投入時は第７図のタイムチャートに示すようなシー
ケンスを取り、信号＊ＰＣＬＲ（パワークリア）が発生
する。電源投入スイッチが投入されると、トグル形フリ
ップ・フロップ７はリセットされ、信号＊５Ｍ０Ｄはア
クティブ（Ｈレベル）になる。このため、信号＊ＰＣＬ
ＲがＬ−Ｈに変化した時点で＊Ｒ３ＴＯ（プロセッサＰ
Ｏへのリセット信号）は解除されるが、＊Ｒ３Ｔ１ （
プロセッサＰＩへのリセット信号）はリセット状態のま
まである。このリセットを解除するにはプロセッサＰＯ
より出力される信号＊ＷＲ１による。アドレス変換に関
係するＤフリップ・フロップ２１がプリセットされると
、信号Ａ Ｄ ＣＨＮＧはＨとなり、プロセッサＰ１よ
り出力されるアドレスのＭＳＢ （最上位ビット）と信
号ＡＤＣＨＮＧのＥＯＲした信号をアドレス・バスへ出
力することにより、プロセッサＰ１は主記憶ＭＯと主記
憶Ｍ１を反転して利用することが出来る。なお、プロセ
ッサＰＯからの信号＊ＷＲＭによりＤフリップ・フロッ
プ２１の切換えが可であり、信号＊ＲＤＭによりＤフリ
ップ・フロップ２１の現在の状態を読み出すこともでき
る。
さて、リセット・スイッチ１が１回押されると上述のシ
ーケンスをたどり通常リセットとして使用されるものと
同様となるが、成る一定時間内にもう１回押された場合
は第４図のＯで表示したようにトグル形フリップ・フロ
ップ７が反転するため、前記シーケンスはプロセッサＰ
ＯとプロセッサＰ１がちょうど逆のようなシーケンスを
取る。
ーケンスをたどり通常リセットとして使用されるものと
同様となるが、成る一定時間内にもう１回押された場合
は第４図のＯで表示したようにトグル形フリップ・フロ
ップ７が反転するため、前記シーケンスはプロセッサＰ
ＯとプロセッサＰ１がちょうど逆のようなシーケンスを
取る。
なお、この状態（プロセッサＰ１より立ち上がる）でリ
セット・スイッチｌを１回押すと、プロセッサＰ１に対
してリセット・シーケンスを取ることになる。
セット・スイッチｌを１回押すと、プロセッサＰ１に対
してリセット・シーケンスを取ることになる。
以上の説明から明らかなように、本発明によれば、マル
チプロセッサ・システムのリセット・シーケンスが操作
し易くなり、本発明を適用することにより柔軟なシステ
ム設計が可能となる。
チプロセッサ・システムのリセット・シーケンスが操作
し易くなり、本発明を適用することにより柔軟なシステ
ム設計が可能となる。
第１図は本発明が適用されるマルチプロセッサ・システ
ムの１例を示す図、第２図はプロセッサから見た主記憶
アドレスを示す図、第３図は本発明の実施例の主たる部
分の回路図、第４図は第３図の各部の波形を示す図、第
５図は本発明におけるアドレス変換回路の１例を示す図
、第６図は電源制御シーケンス回りの回路の１例を示す
図、第７図は電源投入スイッチが押されたときの第６図
の回路の動作を説明するためのタイミングチャートであ
る。 １・・・リセット・スイッチ、２と３・・・ＮＡＮＤ回
路、４・・・シュミット・トリガ形のインバータ、５と
６・・・モノマルチ、７・・・トグル形フリップ・フロ
ップ、８と９・・・直接セット／リセット機能を持っＤ
フリップ・フロップ、１０と１１・・・ＡＮＤ回路、１
２・・・インバータ、１３ないし１６・・・ＮＡＮＤ回
路、１７と１８・・・ＯＲ回路、１９と２０・・・ＮＡ
ＮＤ回路、２１・・・直接セット／リセット機能を持つ
Ｄフリップ・フロップ、２２・・・排他的論理和回路、
２３・・・トライステート・ゲート、２４・・・インバ
ータ、２５ないし２７・・・シフトレジスタ、２８と２
９・・・カウンタ、３０・・・ＮＯＲ回路、３１・・・
負論理のＯＲ回路。 第 １図 第２図
ムの１例を示す図、第２図はプロセッサから見た主記憶
アドレスを示す図、第３図は本発明の実施例の主たる部
分の回路図、第４図は第３図の各部の波形を示す図、第
５図は本発明におけるアドレス変換回路の１例を示す図
、第６図は電源制御シーケンス回りの回路の１例を示す
図、第７図は電源投入スイッチが押されたときの第６図
の回路の動作を説明するためのタイミングチャートであ
る。 １・・・リセット・スイッチ、２と３・・・ＮＡＮＤ回
路、４・・・シュミット・トリガ形のインバータ、５と
６・・・モノマルチ、７・・・トグル形フリップ・フロ
ップ、８と９・・・直接セット／リセット機能を持っＤ
フリップ・フロップ、１０と１１・・・ＡＮＤ回路、１
２・・・インバータ、１３ないし１６・・・ＮＡＮＤ回
路、１７と１８・・・ＯＲ回路、１９と２０・・・ＮＡ
ＮＤ回路、２１・・・直接セット／リセット機能を持つ
Ｄフリップ・フロップ、２２・・・排他的論理和回路、
２３・・・トライステート・ゲート、２４・・・インバ
ータ、２５ないし２７・・・シフトレジスタ、２８と２
９・・・カウンタ、３０・・・ＮＯＲ回路、３１・・・
負論理のＯＲ回路。 第 １図 第２図
Claims (1)
- ２個のプロセッサと、リセット・スイッチと、トグル形
フリップ・フロップと、一定時間内に上記リセット・ス
イッチが２度押されたか否かを検出し一定時間内に２度
押されたときには上記トグル形フリップ・フロップを反
転させる手段と、上記リセット・スイッチが押されたと
きにクリア信号を生成する手段と、上記トグル形フリッ
プ・フロップがリセット状態の下でクリア信号が生成さ
れたときには上記２個のプロセッサに対するリセット信
号を動作状態値にし一定時間後に一方のプロセッサに対
するリセット信号を不動作状態値にすると共に上記トグ
ル形フリップ・フロップがセット状態の下でクリア信号
が生成されたときには上記２個のプロセッサに対するリ
セット信号を動作状態値にし一定時間後に他方のプロセ
ッサに対するリセット信号を不動作状態値にする手段と
を具備することを特徴とするマルチプロセッサのリセッ
ト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60263412A JPS62123554A (ja) | 1985-11-22 | 1985-11-22 | マルチプロセツサのリセツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60263412A JPS62123554A (ja) | 1985-11-22 | 1985-11-22 | マルチプロセツサのリセツト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62123554A true JPS62123554A (ja) | 1987-06-04 |
Family
ID=17389132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60263412A Pending JPS62123554A (ja) | 1985-11-22 | 1985-11-22 | マルチプロセツサのリセツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628936U (ja) * | 1992-09-10 | 1994-04-15 | 賢男 松川 | 燭台用の汎用性浮きローソク立て |
-
1985
- 1985-11-22 JP JP60263412A patent/JPS62123554A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628936U (ja) * | 1992-09-10 | 1994-04-15 | 賢男 松川 | 燭台用の汎用性浮きローソク立て |
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