JPS635781B2 - - Google Patents
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- JPS635781B2 JPS635781B2 JP57042094A JP4209482A JPS635781B2 JP S635781 B2 JPS635781 B2 JP S635781B2 JP 57042094 A JP57042094 A JP 57042094A JP 4209482 A JP4209482 A JP 4209482A JP S635781 B2 JPS635781 B2 JP S635781B2
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- 238000001514 detection method Methods 0.000 claims description 43
- 230000005856 abnormality Effects 0.000 claims description 21
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 6
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- 230000008094 contradictory effect Effects 0.000 claims description 2
- 101150065817 ROM2 gene Proteins 0.000 description 16
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 12
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、自己の動作状態をチエツクするため
の機能を有するデータ処理装置の改良に関する。
の機能を有するデータ処理装置の改良に関する。
従来、例えばマイクロコンピユータを使用した
データ処理装置では、一般に電源の投入時やデー
タ処理用プログラムの実行中にパリテイエラー等
の異常が発生した場合、装置を初期化してチエツ
ク用プログラムを実行させ、これによりデータ処
理用プログラムのチエツクを行うようにしてい
る。
データ処理装置では、一般に電源の投入時やデー
タ処理用プログラムの実行中にパリテイエラー等
の異常が発生した場合、装置を初期化してチエツ
ク用プログラムを実行させ、これによりデータ処
理用プログラムのチエツクを行うようにしてい
る。
ところが、この種の装置は、上記チエツク用プ
ログラムを例えばデータ処理用プログラムの１つ
のサブルーチンとしてデータ処理用プログラムを
記憶したメモリに記憶し、実行させるようにして
いる。このため、仮にチエツク用プログラムを実
行させるためのデータ処理用プログラム中にエラ
ーが生じていると、チエツク用プログラムを実行
できなくなつたり実行状態が不確実になり、正し
いチエツクを行えなくなる恐れがあつた。
ログラムを例えばデータ処理用プログラムの１つ
のサブルーチンとしてデータ処理用プログラムを
記憶したメモリに記憶し、実行させるようにして
いる。このため、仮にチエツク用プログラムを実
行させるためのデータ処理用プログラム中にエラ
ーが生じていると、チエツク用プログラムを実行
できなくなつたり実行状態が不確実になり、正し
いチエツクを行えなくなる恐れがあつた。
本発明は上記実情に鑑みてなされたもので、デ
ータ処理用プログラムメモリとチエツク用プログ
ラムメモリを独立させたとき、それらメモリの切
換え時のリセツトを適切に行い得るとともにチエ
ツク用プログラムメモリを用いてデータ処理用プ
ログラムを確実にチエツクできるデータ処理装置
を提供することを目的とする。
ータ処理用プログラムメモリとチエツク用プログ
ラムメモリを独立させたとき、それらメモリの切
換え時のリセツトを適切に行い得るとともにチエ
ツク用プログラムメモリを用いてデータ処理用プ
ログラムを確実にチエツクできるデータ処理装置
を提供することを目的とする。
本発明によるデータ処理装置は、電源の投入を
検出する電源投入検出回路と、データ処理中に動
作状態が異常となつたときに異常検出信号を発生
する異常検出信号発生回路と、連続的なアドレス
で割付けられた複数のデータ処理用メモリブロツ
クで構成されたデータ処理用プログラムメモリ
と、このデータ処理用プログラムメモリのうち先
頭アドレス側に属するデータ処理用メモリブロツ
クおよび他の１つの前記データ処理用メモリブロ
ツクのアドレスにそれぞれ対応して設けられた第
１、第２のチエツク用メモリブロツクで構成され
た前記チエツク用プログラムメモリと、前記先頭
アドレス側に属する前記データ処理用メモリブロ
ツクおよび他の１つの前記データ処理用メモリブ
ロツクに対応して設けられた第１、第２のデータ
処理用アドレスデコーダと、前記第１、第２のチ
エツク用メモリブロツクに対応して設けられた第
１、第２のチエツク用アドレスデコーダと、電源
投入を検出して前記電源投入検出回路から発生す
る検出信号を受けてリセツトされ、前記第１、第
２のデータ処理用アドレスデコーダを動作させる
前記第１、第２のデータ処理用アドレスデコーダ
と前記第１、第２のチエツク用メモリブロツクと
を相反するように動作させる第１、第２のアドレ
ス選択回路と、データ処理中に異常を検出して前
記異常検出信号発生回路から発生する検出信号を
第１のアドレス選択回路で受けて前記チエツク用
プログラムメモリに電源を供給するとともに、前
記第２のチエツク用メモリブロツクにより前記先
頭アドレス側に属するデータ処理用メモリブロツ
クを除くデータ処理用メモリブロツクのプログラ
ムをチエツクし、引続き、セツト信号を受けて前
記第１のアドレス選択回路がリセツトされると同
時に第２のアドレス選択回路がセツトされ、前記
第２のチエツク用メモリブロツクにより前記先頭
アドレス側に属するデータ処理用メモリブロツク
のプログラムをチエツクするメモリチエツク手段
とを備えたものである。
検出する電源投入検出回路と、データ処理中に動
作状態が異常となつたときに異常検出信号を発生
する異常検出信号発生回路と、連続的なアドレス
で割付けられた複数のデータ処理用メモリブロツ
クで構成されたデータ処理用プログラムメモリ
と、このデータ処理用プログラムメモリのうち先
頭アドレス側に属するデータ処理用メモリブロツ
クおよび他の１つの前記データ処理用メモリブロ
ツクのアドレスにそれぞれ対応して設けられた第
１、第２のチエツク用メモリブロツクで構成され
た前記チエツク用プログラムメモリと、前記先頭
アドレス側に属する前記データ処理用メモリブロ
ツクおよび他の１つの前記データ処理用メモリブ
ロツクに対応して設けられた第１、第２のデータ
処理用アドレスデコーダと、前記第１、第２のチ
エツク用メモリブロツクに対応して設けられた第
１、第２のチエツク用アドレスデコーダと、電源
投入を検出して前記電源投入検出回路から発生す
る検出信号を受けてリセツトされ、前記第１、第
２のデータ処理用アドレスデコーダを動作させる
前記第１、第２のデータ処理用アドレスデコーダ
と前記第１、第２のチエツク用メモリブロツクと
を相反するように動作させる第１、第２のアドレ
ス選択回路と、データ処理中に異常を検出して前
記異常検出信号発生回路から発生する検出信号を
第１のアドレス選択回路で受けて前記チエツク用
プログラムメモリに電源を供給するとともに、前
記第２のチエツク用メモリブロツクにより前記先
頭アドレス側に属するデータ処理用メモリブロツ
クを除くデータ処理用メモリブロツクのプログラ
ムをチエツクし、引続き、セツト信号を受けて前
記第１のアドレス選択回路がリセツトされると同
時に第２のアドレス選択回路がセツトされ、前記
第２のチエツク用メモリブロツクにより前記先頭
アドレス側に属するデータ処理用メモリブロツク
のプログラムをチエツクするメモリチエツク手段
とを備えたものである。
従つて、本発明は以上のような手段とすること
により、電源が投入されるとそれを電源投入検出
回路で検出して検出信号を発生する。この検出信
号を受けて第１、第２のアドレス選択回路がリセ
ツトされ、これにより前記第１のデータ処理用ア
ドレスデコーダを動作可能とするとともに前記第
１のデータ処理用アドレスデコーダを不動作と
し、データ処理用プログラムメモリのプログラム
を処理する。このデータ処理中に異常が発生する
と、前記異常検出信号発生回路から発生する検出
信号を第１のアドレス選択回路で受けて前記チエ
ツク用プログラムメモリに電源を供給するととも
に、前記第２のチエツク用メモリブロツクにより
前記先頭アドレス側に属するデータ処理用メモリ
ブロツクを除くデータ処理用メモリブロツクのプ
ログラムをチエツクし、引続き、セツト信号を受
けて前記第１のアドレス選択回路がリセツトされ
ると同時に第２のアドレス選択回路がセツトさ
れ、前記第２のチエツク用メモリブロツクにより
前記先頭アドレス側に属するデータ処理用メモリ
ブロツクのプログラムをチエツクするものであ
る。
により、電源が投入されるとそれを電源投入検出
回路で検出して検出信号を発生する。この検出信
号を受けて第１、第２のアドレス選択回路がリセ
ツトされ、これにより前記第１のデータ処理用ア
ドレスデコーダを動作可能とするとともに前記第
１のデータ処理用アドレスデコーダを不動作と
し、データ処理用プログラムメモリのプログラム
を処理する。このデータ処理中に異常が発生する
と、前記異常検出信号発生回路から発生する検出
信号を第１のアドレス選択回路で受けて前記チエ
ツク用プログラムメモリに電源を供給するととも
に、前記第２のチエツク用メモリブロツクにより
前記先頭アドレス側に属するデータ処理用メモリ
ブロツクを除くデータ処理用メモリブロツクのプ
ログラムをチエツクし、引続き、セツト信号を受
けて前記第１のアドレス選択回路がリセツトされ
ると同時に第２のアドレス選択回路がセツトさ
れ、前記第２のチエツク用メモリブロツクにより
前記先頭アドレス側に属するデータ処理用メモリ
ブロツクのプログラムをチエツクするものであ
る。
第１図は、本発明の一実施例におけるデータ処
理装置のブロツク構成図である。この装置は、マ
イクロプロセツサからなる中央演算処理部CPU
１と、データ処理用およびチエツク用の２つのー
ド・オンリー・メモリROM２，３と、これらの
ROM２，３を択一的に動作可能とするためのメ
モリ選択回路４と、電源投入検出回路５と、異常
検出信号発生回路６とから構成されている。
理装置のブロツク構成図である。この装置は、マ
イクロプロセツサからなる中央演算処理部CPU
１と、データ処理用およびチエツク用の２つのー
ド・オンリー・メモリROM２，３と、これらの
ROM２，３を択一的に動作可能とするためのメ
モリ選択回路４と、電源投入検出回路５と、異常
検出信号発生回路６とから構成されている。
データ処理用およびチエツク用の各ROM２，
３は、それぞれデータ処理用プログラムおよびチ
エツク用プログラムを記憶したもので、第２図
ａ，ｂに示す如くそれぞれ複数のメモリブロツク
ROM１〜ROM ＮおよびROM１、ROM２から
構成されている。
３は、それぞれデータ処理用プログラムおよびチ
エツク用プログラムを記憶したもので、第２図
ａ，ｂに示す如くそれぞれ複数のメモリブロツク
ROM１〜ROM ＮおよびROM１、ROM２から
構成されている。
電源投入検出回路５は、例えばコンパレータを
使用し、電源電圧値が一定値以上になつたとき投
入検出信号を発生するものである。
使用し、電源電圧値が一定値以上になつたとき投
入検出信号を発生するものである。
また異常検出信号発生回路６は、データ処理動
作中にエラー等が発生しその旨がCPU１から報
知されたり、あるいはCPU１から一定時間おき
に到来する確認信号が途絶える、いわゆるウツチ
ドグタイマエラーが生じたとき、装置を初期化す
るための検出信号を発生するものである。
作中にエラー等が発生しその旨がCPU１から報
知されたり、あるいはCPU１から一定時間おき
に到来する確認信号が途絶える、いわゆるウツチ
ドグタイマエラーが生じたとき、装置を初期化す
るための検出信号を発生するものである。
さて、メモリ選択回路４は、前記各ROM２，
３のメモリブロツクROM１〜ROM Ｎおよび
ROM１、ROM２にそれぞれ対応して設けられ
た複数のアドレスデコーダ７１〜７Ｎおよび８
１，８２と、第１および第２のＤ形フリツプフロ
ツプ９１，９２と、チエツク用ROM３の電源供
給をオンオフ制御する電源供給制御回路９３とか
ら構成されている。第１のフリツプフロツプ回路
９１は、 (i) 前記電源投入検出回路５から投入検出信号が
供給されたとき、またはCPU１からリセツト
信号が供給されたとき、リセツトされて前記ア
ドレスデコーダ７１を動作状態とするとともに
アドレスデコーダ８１を不動作状態とする。
３のメモリブロツクROM１〜ROM Ｎおよび
ROM１、ROM２にそれぞれ対応して設けられ
た複数のアドレスデコーダ７１〜７Ｎおよび８
１，８２と、第１および第２のＤ形フリツプフロ
ツプ９１，９２と、チエツク用ROM３の電源供
給をオンオフ制御する電源供給制御回路９３とか
ら構成されている。第１のフリツプフロツプ回路
９１は、 (i) 前記電源投入検出回路５から投入検出信号が
供給されたとき、またはCPU１からリセツト
信号が供給されたとき、リセツトされて前記ア
ドレスデコーダ７１を動作状態とするとともに
アドレスデコーダ８１を不動作状態とする。
(ii) 前記異常検出信号発生回路６から検出信号が
供給されたとき、セツトされてアドレスデコー
ダ７１を不動作状態とするとともに、アドレス
デコーダ８１を動作状態とする。
供給されたとき、セツトされてアドレスデコー
ダ７１を不動作状態とするとともに、アドレス
デコーダ８１を動作状態とする。
からなる切換制御をそれぞれ行なうものである。
一方第２のフリツプフロツプ回路９２は、アド
レスデコーダ７３，８２に対し次の各切換制御を
行なう。
レスデコーダ７３，８２に対し次の各切換制御を
行なう。
(i) 電源投入検出回路５から投入検出信号が供給
されたとき、またはCPU１からリセツト信号
が供給されたとき、リセツトされてアドレスデ
コーダ７３を動作状態とするとともに、アドレ
スデコーダ８２を不動作状態とする。
されたとき、またはCPU１からリセツト信号
が供給されたとき、リセツトされてアドレスデ
コーダ７３を動作状態とするとともに、アドレ
スデコーダ８２を不動作状態とする。
(ii) CPU１から切換制御用のセツト信号が供給
されたとき、アドレスデコーダ７３を不動作状
態とするとともに、アドレスデコーダ８２を動
作状態とする。
されたとき、アドレスデコーダ７３を不動作状
態とするとともに、アドレスデコーダ８２を動
作状態とする。
また、電源供給制御回路９３は、前記異常検出
信号発生回路６から検出信号が発生されたとき、
あるいはCPU１から第２のフリツプフロツプ９
２をセツトするためのセツト信号が発生されたと
きのみ、チエツク用ROM３に電源出力を供給す
るものである。つまり、チエツク用ROM３の動
作時のみ電源出力を供給する。
信号発生回路６から検出信号が発生されたとき、
あるいはCPU１から第２のフリツプフロツプ９
２をセツトするためのセツト信号が発生されたと
きのみ、チエツク用ROM３に電源出力を供給す
るものである。つまり、チエツク用ROM３の動
作時のみ電源出力を供給する。
なお、ステータス入力回路９５は、前記電源投
入検出信号発生情報をステータスによりCPU１
に入力するためのものである。
入検出信号発生情報をステータスによりCPU１
に入力するためのものである。
次に、以上のように構成された装置の作用を説
明する。先ず、装置を起動するに際し電源（図示
せず）を投入すると、その旨が電源投入検出回路
５で検出されてここから投入検出信号が出力され
る。そうすると、第１および第２の各フリツプフ
ロツプ９１，９２がそれぞれリセツトされてアド
レスデコーダ７１，７３が動作状態となり、この
結果データ処理用ROM２は動作可能状態とな
る。一方アドレスデコーダ８１，８２はそれぞれ
不動作状態となるため、チエツク用ROM３は不
動作状態となる。したがつて、この状態でCPU
１からアドレス情報が送出されると、データ処理
用ROM２のプログラムが順次CPU１に読出さ
れ、以後このプログラムに従つてデータ処理が行
なわれる。
明する。先ず、装置を起動するに際し電源（図示
せず）を投入すると、その旨が電源投入検出回路
５で検出されてここから投入検出信号が出力され
る。そうすると、第１および第２の各フリツプフ
ロツプ９１，９２がそれぞれリセツトされてアド
レスデコーダ７１，７３が動作状態となり、この
結果データ処理用ROM２は動作可能状態とな
る。一方アドレスデコーダ８１，８２はそれぞれ
不動作状態となるため、チエツク用ROM３は不
動作状態となる。したがつて、この状態でCPU
１からアドレス情報が送出されると、データ処理
用ROM２のプログラムが順次CPU１に読出さ
れ、以後このプログラムに従つてデータ処理が行
なわれる。
さて、このデータ処理動作中に例えばウツチド
グタイマエラーが発生し、異常検出信号発生回路
６から検出信号が発生されると、第１のフリツプ
フロツプ９１がセツトされてアドレスデコーダ７
１が不動作状態となるとともにアドレスデコーダ
８１が動作状態となる。またそれと同時に、電源
供給制御回路９３に検出信号が供給され、これに
よりチエツク用ROM３に電源出力が供給され
る。このため、データ処理用ROM２のメモリブ
ロツクROM１は不動作状態となり、これに代わ
つてチエツク用ROM３のメモリブロツクROM
１が動作状態となる。つまり、CPU１側から見
ると、データ処理用ROM２のメモリブロツク
ROM１にチエツク用ROM３のメモリブロツク
ROM１が入れ換わつたものとなる。したがつ
て、以後CPU１から初期化されたアドレス情報
が送出されると、チエツク用ROM３のメモリブ
ロツクROM１に記憶してあるチエツク用プログ
ラムがCPU１に読出されて、以後このプログラ
ムに従つてチエツクが行なわれる。このとき、上
記メモリブロツクROM１には、データ処理用
ROM２のメモリブロツクROM２〜ROM Ｎに
記憶されているプログラムをチエツクするための
チエツクプログラムが記憶してある。したがつ
て、このメモリブロツクROM１のチエツクプロ
グラムの実行によつて、メモリブロツクROM２
〜ROM Ｎのデータ処理用プログラムのチエツ
クがなされる。
グタイマエラーが発生し、異常検出信号発生回路
６から検出信号が発生されると、第１のフリツプ
フロツプ９１がセツトされてアドレスデコーダ７
１が不動作状態となるとともにアドレスデコーダ
８１が動作状態となる。またそれと同時に、電源
供給制御回路９３に検出信号が供給され、これに
よりチエツク用ROM３に電源出力が供給され
る。このため、データ処理用ROM２のメモリブ
ロツクROM１は不動作状態となり、これに代わ
つてチエツク用ROM３のメモリブロツクROM
１が動作状態となる。つまり、CPU１側から見
ると、データ処理用ROM２のメモリブロツク
ROM１にチエツク用ROM３のメモリブロツク
ROM１が入れ換わつたものとなる。したがつ
て、以後CPU１から初期化されたアドレス情報
が送出されると、チエツク用ROM３のメモリブ
ロツクROM１に記憶してあるチエツク用プログ
ラムがCPU１に読出されて、以後このプログラ
ムに従つてチエツクが行なわれる。このとき、上
記メモリブロツクROM１には、データ処理用
ROM２のメモリブロツクROM２〜ROM Ｎに
記憶されているプログラムをチエツクするための
チエツクプログラムが記憶してある。したがつ
て、このメモリブロツクROM１のチエツクプロ
グラムの実行によつて、メモリブロツクROM２
〜ROM Ｎのデータ処理用プログラムのチエツ
クがなされる。
そうして、メモリブロツクROM２〜ROM Ｎ
のチエツクを終了すると、CPU１は第１のフリ
ツプフロツプ９１にリセツト信号を出力してリセ
ツト状態とするとともに、第２のフリツプフロツ
プ９２にセツト信号を出力してこれをセツトす
る。そうすると、アドレスデコーダ８１に代わつ
てアドレスデコーダ８２が動作状態となり、また
アドレスデコーダ７１に代わつてアドレスデコー
ダ７３が不動作状態となる。したがつて、この状
態でCPU１からアドレス情報が出力されると、
チエツク用ROM３のメモリブロツクROM２に
記憶してあるチエツクプログラムがCPU１に読
出され、以後このプログラムに従つてデータ処理
用ROM２のデータ処理用プログラムのチエツク
がなされる。このとき、上記メモリブロツク
ROM２には、データ処理用ROM２のメモリブ
ロツクROM１に記憶してあるプログラムのみを
チエツクするためのチエツクプログラムが記憶し
てある。したがつて、このチエツクプログラムの
実行により、データ処理用ROM２のメモリブロ
ツクROM１のチエツクが行なわれる。
のチエツクを終了すると、CPU１は第１のフリ
ツプフロツプ９１にリセツト信号を出力してリセ
ツト状態とするとともに、第２のフリツプフロツ
プ９２にセツト信号を出力してこれをセツトす
る。そうすると、アドレスデコーダ８１に代わつ
てアドレスデコーダ８２が動作状態となり、また
アドレスデコーダ７１に代わつてアドレスデコー
ダ７３が不動作状態となる。したがつて、この状
態でCPU１からアドレス情報が出力されると、
チエツク用ROM３のメモリブロツクROM２に
記憶してあるチエツクプログラムがCPU１に読
出され、以後このプログラムに従つてデータ処理
用ROM２のデータ処理用プログラムのチエツク
がなされる。このとき、上記メモリブロツク
ROM２には、データ処理用ROM２のメモリブ
ロツクROM１に記憶してあるプログラムのみを
チエツクするためのチエツクプログラムが記憶し
てある。したがつて、このチエツクプログラムの
実行により、データ処理用ROM２のメモリブロ
ツクROM１のチエツクが行なわれる。
そうして、CPU１がデータ処理用ROM２のす
べてのメモリブロツクROM１〜ROM Ｎのチエ
ツクを終了した際に異常が発見された場合には
CPU１はその旨の信号を発生して使用者に報知
する。一方異常が発見されなかつた場合には第１
および第２のフリツプフロツプ９１，９２をリセ
ツトしてデータ処理用プログラムの実行を再開す
る。
べてのメモリブロツクROM１〜ROM Ｎのチエ
ツクを終了した際に異常が発見された場合には
CPU１はその旨の信号を発生して使用者に報知
する。一方異常が発見されなかつた場合には第１
および第２のフリツプフロツプ９１，９２をリセ
ツトしてデータ処理用プログラムの実行を再開す
る。
このように、本実施例の装置であれば、データ
処理用プログラムを記憶したROM２とチエツク
用プログラムを記憶したROM３とを別個に設
け、これらのROMを、電源の投入検出信号を受
けてリセツトされ、かつ、データ処理中の異常検
出信号および切換え用セツト信号を受けてセツト
する第１および第２のアドレス選択回路９１，９
２、この第１、第２のアドレス選択回路９１，９
２の信号を受けて相反する動作を行うデータ処理
用アドレスデコーダ７１，７３およびチエツク用
アドレスデコーダ８１，８２等で構成されたメモ
リ選択回路４で切換えることにより、データ処理
用ROM２およびチエツク用ROM３の切換え時
にリセツトを確実、かつ、迅速に行うことがで
き、異常発生時にのみチエツク用ROMを動作さ
せるので、チエツク用ROMに故障が生じ難くな
つてチエツク動作の信頼性を高めることができ
る。また、チエツク用プログラムとデータ処理用
プログラムとがソウト的にもハード的にも独立し
ているので、データ処理用プログラムに何ら関係
なくチエツクプログラムを実行させることができ
る。したがつて、従来のようにデータ処理用プロ
グラムの不調によりチエツク用プログラムを実行
できなくなつたり、実行状態が不正確になるとい
つた不具合は全く生じない。また本実施例であれ
ば、各ROM２，３をメモリブロツク化してこれ
らを適宜切換えながらアドレスを重複させずに
ROM２のメモリブロツクのチエツクを行なつた
ので、データ処理用プログラムを簡易にしてすべ
てチエツクすることができる。
処理用プログラムを記憶したROM２とチエツク
用プログラムを記憶したROM３とを別個に設
け、これらのROMを、電源の投入検出信号を受
けてリセツトされ、かつ、データ処理中の異常検
出信号および切換え用セツト信号を受けてセツト
する第１および第２のアドレス選択回路９１，９
２、この第１、第２のアドレス選択回路９１，９
２の信号を受けて相反する動作を行うデータ処理
用アドレスデコーダ７１，７３およびチエツク用
アドレスデコーダ８１，８２等で構成されたメモ
リ選択回路４で切換えることにより、データ処理
用ROM２およびチエツク用ROM３の切換え時
にリセツトを確実、かつ、迅速に行うことがで
き、異常発生時にのみチエツク用ROMを動作さ
せるので、チエツク用ROMに故障が生じ難くな
つてチエツク動作の信頼性を高めることができ
る。また、チエツク用プログラムとデータ処理用
プログラムとがソウト的にもハード的にも独立し
ているので、データ処理用プログラムに何ら関係
なくチエツクプログラムを実行させることができ
る。したがつて、従来のようにデータ処理用プロ
グラムの不調によりチエツク用プログラムを実行
できなくなつたり、実行状態が不正確になるとい
つた不具合は全く生じない。また本実施例であれ
ば、各ROM２，３をメモリブロツク化してこれ
らを適宜切換えながらアドレスを重複させずに
ROM２のメモリブロツクのチエツクを行なつた
ので、データ処理用プログラムを簡易にしてすべ
てチエツクすることができる。
以上詳記したように本発明によれば、データ処
理用プログラムメモリとチエツク用プログラムメ
モリを独立させたとき、それらメモリの切換え時
のリセツトを適切に行い得るとともにチエツク用
プログラムメモリを用いてデータ処理用プログラ
ムを確実にチエツクできるデータ処理装置を提供
できる。
理用プログラムメモリとチエツク用プログラムメ
モリを独立させたとき、それらメモリの切換え時
のリセツトを適切に行い得るとともにチエツク用
プログラムメモリを用いてデータ処理用プログラ
ムを確実にチエツクできるデータ処理装置を提供
できる。
第１図は本発明の一実施例におけるデータ処理
装置のブロツク構成図、第２図ａ，ｂは同装置に
おけるデータ処理用ROMおよびチエツク用
ROMの構成を示す模式図である。 １……CPU、２……データ処理用ROM、３…
…チエツク用ROM、４……メモリ選択回路、５
……電源投入検出回路、６……異常検出信号発生
回路。
装置のブロツク構成図、第２図ａ，ｂは同装置に
おけるデータ処理用ROMおよびチエツク用
ROMの構成を示す模式図である。 １……CPU、２……データ処理用ROM、３…
…チエツク用ROM、４……メモリ選択回路、５
……電源投入検出回路、６……異常検出信号発生
回路。
Claims (1)
- 【特許請求の範囲】 １ データ処理用プログラムメモリとチエツク用
プログラムメモリをそれぞれ独立に設け、これら
のメモリを選択的に実行するデータ処理装置にお
いて、 電源の投入を検出する電源投入検出回路と、デ
ータ処理中にその動作状態が異常となつたときに
異常検出信号を発生する異常検出信号発生回路
と、連続的なアドレスで割付けられた複数のデー
タ処理用メモリブロツクで構成された前記データ
処理用プログラムメモリと、このデータ処理用プ
ログラムメモリのうち先頭アドレス側に属する前
記データ処理用メモリブロツクおよび他の１つの
前記データ処理用メモリブロツクのアドレスにそ
れぞれ対応して設けられた第１、第２のチエツク
用メモリブロツクで構成された前記チエツク用プ
ログラムメモリと、前記先頭アドレス側に属する
前記データ処理用メモリブロツクおよび他の１つ
の前記データ処理用メモリブロツクに対応して設
けられた第１、第２のデータ処理用アドレスデコ
ーダと、前記第１、第２のチエツク用メモリブロ
ツクに対応して設けられた第１、第２のチエツク
用アドレスデコーダと、電源投入を検出して前記
電源投入検出回路から発生する検出信号を受けて
リセツトされ、前記第１、第２のデータ処理用ア
ドレスデコーダを動作させる前記第１、第２のデ
ータ処理用アドレスデコーダと前記第１、第２の
チエツク用メモリブロツクとを相反するように動
作させる第１、第２のアドレス選択回路と、デー
タ処理中に異常を検出して前記異常検出信号発生
回路から発生する検出信号を第１のアドレス選択
回路で受けて前記チエツク用プログラムメモリに
電源を供給するとともに前記第２のチエツク用メ
モリブロツクにより前記先頭アドレス側に属する
データ処理用メモリブロツクを除くデータ処理用
メモリブロツクのプログラムをチエツクし、引続
き、セツト信号を受けて前記第１のアドレス選択
回路がリセツトされると同時に第２のアドレス選
択回路がセツトされ、前記第２のチエツク用メモ
リブロツクにより前記先頭アドレス側に属するデ
ータ処理用メモリブロツクのプログラムをチエツ
クするメモリチエツク手段とを備えたことを特徴
とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042094A JPS58159160A (ja) | 1982-03-17 | 1982-03-17 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042094A JPS58159160A (ja) | 1982-03-17 | 1982-03-17 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159160A JPS58159160A (ja) | 1983-09-21 |
| JPS635781B2 true JPS635781B2 (ja) | 1988-02-05 |
Family
ID=12626411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042094A Granted JPS58159160A (ja) | 1982-03-17 | 1982-03-17 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159160A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272330A (ja) * | 1986-05-21 | 1987-11-26 | Nec Corp | マイクロプロセツサの不良解析回路 |
| JPH0827738B2 (ja) * | 1986-08-15 | 1996-03-21 | 株式会社日立製作所 | オンラインテスト方法 |
| JPH02220143A (ja) * | 1989-02-22 | 1990-09-03 | Nec Corp | パーソナルコンピュータシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105148A (en) * | 1977-02-24 | 1978-09-13 | Toshiba Corp | Program selective system |
-
1982
- 1982-03-17 JP JP57042094A patent/JPS58159160A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53105148A (en) * | 1977-02-24 | 1978-09-13 | Toshiba Corp | Program selective system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58159160A (ja) | 1983-09-21 |
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