JP2841405B2 - マイクロコンピュータの制御回路 - Google Patents
マイクロコンピュータの制御回路Info
- Publication number
- JP2841405B2 JP2841405B2 JP1057189A JP1057189A JP2841405B2 JP 2841405 B2 JP2841405 B2 JP 2841405B2 JP 1057189 A JP1057189 A JP 1057189A JP 1057189 A JP1057189 A JP 1057189A JP 2841405 B2 JP2841405 B2 JP 2841405B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- signal
- circuit
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータの制御回路に関する。
ダイレクトメモリアクセス機能（以下これをDMA機能
という）を有するマイクロコンピュータシステムを構成
するためには、従来は、DMA機能を有するマイクロプロ
セッサユニット（以下これをMPUという）を使用するの
を前提としている。
という）を有するマイクロコンピュータシステムを構成
するためには、従来は、DMA機能を有するマイクロプロ
セッサユニット（以下これをMPUという）を使用するの
を前提としている。
DMA機能を有するMPUは、これを有しないものに比べて
一般的に高価であり、従ってこれを使用したマイクロコ
ンピュータシステムもまた高価になるという欠点を有し
ている。例えば、DMA機能を有しない８ビットMPUと、DM
A機能を有する16ビットMPUとがあり、マイクロコンピュ
ータシステム（システム）の設計条件としてDMA機能が
必須であるとすれば、処理能力としてはDMA機能を有す
る16ビットMPUを選択することとなり、これに伴ってシ
ステムに使用するメモリを16ビット幅を有するものを使
用しなければならず、全体として高価なシステムとな
る。
一般的に高価であり、従ってこれを使用したマイクロコ
ンピュータシステムもまた高価になるという欠点を有し
ている。例えば、DMA機能を有しない８ビットMPUと、DM
A機能を有する16ビットMPUとがあり、マイクロコンピュ
ータシステム（システム）の設計条件としてDMA機能が
必須であるとすれば、処理能力としてはDMA機能を有す
る16ビットMPUを選択することとなり、これに伴ってシ
ステムに使用するメモリを16ビット幅を有するものを使
用しなければならず、全体として高価なシステムとな
る。
本発明のマイクロコンピュータの制御回路は、ダイレ
クトメモリアクセス機能を有しないマイクロプロセッサ
ユニットと、命令実行アドレスにアドレスジャプを行う
ための命令コードを出力する命令発生回路と、前記マイ
クロプロセッサユニットの動作を指示する制御プログラ
ムを内蔵する読出し専用メモリと、前記命令発生回路か
らの命令コード信号と前記読出し専用メモリからの制御
プログラム信号とを入力してそれらのうちの一方を選択
してデータバスに出力する選択回路と、前記マイクロプ
ロセッサユニットのメモリサイクルを監視してその各命
令サイクルの始まりのタイミングを検出して監視信号を
出力する監視回路と、ダイレクトメモリアクセスの実行
を要求するDMA要求信号と前記監視信号とを入力して前
記選択回路に対して選択信号を送出する制御回路とを備
えている。
クトメモリアクセス機能を有しないマイクロプロセッサ
ユニットと、命令実行アドレスにアドレスジャプを行う
ための命令コードを出力する命令発生回路と、前記マイ
クロプロセッサユニットの動作を指示する制御プログラ
ムを内蔵する読出し専用メモリと、前記命令発生回路か
らの命令コード信号と前記読出し専用メモリからの制御
プログラム信号とを入力してそれらのうちの一方を選択
してデータバスに出力する選択回路と、前記マイクロプ
ロセッサユニットのメモリサイクルを監視してその各命
令サイクルの始まりのタイミングを検出して監視信号を
出力する監視回路と、ダイレクトメモリアクセスの実行
を要求するDMA要求信号と前記監視信号とを入力して前
記選択回路に対して選択信号を送出する制御回路とを備
えている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示すブロック図であ
る。
る。
第１図においては、１はマイクロプロセッサユニット
（MPU）であり、このMPU1はDMA機能は有していない、２
は命令発生回路で、現在の命令アドレスに相対アドレス
ジャンプ（Junp Rerative）をする命令コードを発生す
る。３は読出し専用メモリ（ROM）で、MPU1の制御プロ
グラムを内蔵している。４は選択回路で、命令発生回路
２からの命令コード信号22と、ROM3からの制御プログラ
ム信号23のうちのいずれか一方を選択してデータバス21
に出力される。選択回路４の出力信号の選択は、制御回
路７からの選択信号26によって行われる。５はデータバ
ス21に接続されるROM3以外の素子を総称したもので、こ
こではデータバス接続素子と呼称する。具体的には、ラ
ンダムアクセスメモリ（RAM）や入出力ポート（I/Oポー
ト）やタイマーや割込制御回路等である。６は監視回路
で、MPU1の種々の制御信号を元にMPU1のメモリサイクル
の動きを監視して各命令サイクルの始まるタイミングを
検出する。監視回路６の出力の監視信号24は、MPU1の各
命令サイクルに対して、第一回目のメモリサイクルの期
間中だけハイレベルとなる信号である。７は制御回路
で、監視信号24およびDMA要求信号25によって選択回路
４に対して選択信号26を出力する。
（MPU）であり、このMPU1はDMA機能は有していない、２
は命令発生回路で、現在の命令アドレスに相対アドレス
ジャンプ（Junp Rerative）をする命令コードを発生す
る。３は読出し専用メモリ（ROM）で、MPU1の制御プロ
グラムを内蔵している。４は選択回路で、命令発生回路
２からの命令コード信号22と、ROM3からの制御プログラ
ム信号23のうちのいずれか一方を選択してデータバス21
に出力される。選択回路４の出力信号の選択は、制御回
路７からの選択信号26によって行われる。５はデータバ
ス21に接続されるROM3以外の素子を総称したもので、こ
こではデータバス接続素子と呼称する。具体的には、ラ
ンダムアクセスメモリ（RAM）や入出力ポート（I/Oポー
ト）やタイマーや割込制御回路等である。６は監視回路
で、MPU1の種々の制御信号を元にMPU1のメモリサイクル
の動きを監視して各命令サイクルの始まるタイミングを
検出する。監視回路６の出力の監視信号24は、MPU1の各
命令サイクルに対して、第一回目のメモリサイクルの期
間中だけハイレベルとなる信号である。７は制御回路
で、監視信号24およびDMA要求信号25によって選択回路
４に対して選択信号26を出力する。
第２図は、第１図の実施例の動作を示すタイムチャー
トで、（ａ）はDMA要求信号を入力した場合のタイムチ
ャート、（ｂ）はDMA要求信号を入力しない場合のタイ
ムチャートである。
トで、（ａ）はDMA要求信号を入力した場合のタイムチ
ャート、（ｂ）はDMA要求信号を入力しない場合のタイ
ムチャートである。
DMA要求信号25を入力しない場合は、第２図（ｂ）に
示すように、MPU1は（命令＃１）を実行したのち、直ち
に（命令＃２）を実行する。一方DMA要求信号25を入力
した場合は、第２図（ａ）に示すように、MPU1は（命令
＃１）を実行したのち、メモリサイクルの３回分の時間
をおいて（命令＃２）を実行する。（命令＃１）と（命
令＃２）との間にある（“JR＊”命令）は、現在の命令
アドレスに相対アドレスジャンプ（Junp Rerative）を
行わせる命令である。このメモリサイクル３回分の間に
DMAを実行する。
示すように、MPU1は（命令＃１）を実行したのち、直ち
に（命令＃２）を実行する。一方DMA要求信号25を入力
した場合は、第２図（ａ）に示すように、MPU1は（命令
＃１）を実行したのち、メモリサイクルの３回分の時間
をおいて（命令＃２）を実行する。（命令＃１）と（命
令＃２）との間にある（“JR＊”命令）は、現在の命令
アドレスに相対アドレスジャンプ（Junp Rerative）を
行わせる命令である。このメモリサイクル３回分の間に
DMAを実行する。
第３図は、本発明の第二の実施例を示すブロック図で
ある。
ある。
第３図において、11はMPUであり、このMPU11はDMA機
能は有していない。12は命令発生回路で、現在の命令ア
ドレスに絶対アドレスジャンプ（Absolute Addres Jun
p）をする命令コードを発生する。このための全体アド
レスは、番地保持回路起18から絶対アドレス信号38によ
って入力する。13は読出し専用メモリ（ROM）で、MPU11
の制御プログラムを内蔵している。14は選択回路で、命
令発生回路12からの命令コード信号32とROM13からの制
御プログラム信号33のうちのいずれか一方を選択してデ
ータバス31に出力する。選択回路14の出力信号の選択
は、制御回路17からの選択信号36によって行われる。15
はデータバス31に接続されるROM13以外の素子を総称し
たもので、ここではデータバス接続素子と呼称する。具
体的には、ランダムアクセスメモリ（RAM）や入出力ポ
ート（I/Oポート）やタイマーや割込制御回路等であ
る。16は監視回路で、MPU11の種々の制御信号を元にMPU
11のメモリサイクルの動きを監視して各命令サイクルの
始まるタイミングを検出する。監視回路16の出力の監視
信号34は、MPU11の各命令サイクルに対して、第一回目
のメモリサイクルの期間中だけハイレベルとなる信号で
ある。17は制御回路で、監視信号34およびDMA要求信号3
5によって選択回路14に対して選択信号36を出力する。1
8は番地保持回路で、監視信号34のタイミングによって
アドレスバス37に出力された現在の命令アドレス情報を
保持し、これを絶対アドレス信号38として命令発生回路
12に送出する。
能は有していない。12は命令発生回路で、現在の命令ア
ドレスに絶対アドレスジャンプ（Absolute Addres Jun
p）をする命令コードを発生する。このための全体アド
レスは、番地保持回路起18から絶対アドレス信号38によ
って入力する。13は読出し専用メモリ（ROM）で、MPU11
の制御プログラムを内蔵している。14は選択回路で、命
令発生回路12からの命令コード信号32とROM13からの制
御プログラム信号33のうちのいずれか一方を選択してデ
ータバス31に出力する。選択回路14の出力信号の選択
は、制御回路17からの選択信号36によって行われる。15
はデータバス31に接続されるROM13以外の素子を総称し
たもので、ここではデータバス接続素子と呼称する。具
体的には、ランダムアクセスメモリ（RAM）や入出力ポ
ート（I/Oポート）やタイマーや割込制御回路等であ
る。16は監視回路で、MPU11の種々の制御信号を元にMPU
11のメモリサイクルの動きを監視して各命令サイクルの
始まるタイミングを検出する。監視回路16の出力の監視
信号34は、MPU11の各命令サイクルに対して、第一回目
のメモリサイクルの期間中だけハイレベルとなる信号で
ある。17は制御回路で、監視信号34およびDMA要求信号3
5によって選択回路14に対して選択信号36を出力する。1
8は番地保持回路で、監視信号34のタイミングによって
アドレスバス37に出力された現在の命令アドレス情報を
保持し、これを絶対アドレス信号38として命令発生回路
12に送出する。
第４図は第３図の実施例の動作を示すタイムチャート
で、（ａ）はDMA要求信号を入力した場合のタイムチャ
ート、（ｂ）はDMA要求信号を入力しない場合のタイム
チャートである。
で、（ａ）はDMA要求信号を入力した場合のタイムチャ
ート、（ｂ）はDMA要求信号を入力しない場合のタイム
チャートである。
DMA要求信号35を入力しない場合は、第４図（ｂ）に
示すように、MPU11は（命令＃１）を実行したのち、直
ちに（命令＃２）を実行する。一方DMA要求信号25を入
力した場合は、第４図（ａ）に示すように、MPU11は
（命令＃１）を実行したのち、メモリサイクルの４回分
の時間をおいて（命令＃２）を実行する。（命令＃１）
と（命令＃２）との間に（“Ｊ＊”命令）が２回実行さ
れる。この（“Ｊ＊”命令）は、絶対アドレスジャンプ
（Absolute Addres Junp）命令によって現在の命令アド
レスへのジャンプを実行するものである。現在の命令ア
ドレスは、監視信号34がハイレベルのときにアドレスバ
ス37に示されるので、これを取込んで（“Ｊ＊”命令）
の命令コードに組入れる。本実施例におけるMPU11は、
（“Ｊ＊”命令）を１回実行するために２回分のメモリ
サイクルを使用するようにしたのである。従って、第４
図のタイムチャートでは、動作を開始して３回目のメモ
リサイクルのときにDMA要求信号35がローレベルになる
が、メモリサイクルの４回目にも動作が実行される。
示すように、MPU11は（命令＃１）を実行したのち、直
ちに（命令＃２）を実行する。一方DMA要求信号25を入
力した場合は、第４図（ａ）に示すように、MPU11は
（命令＃１）を実行したのち、メモリサイクルの４回分
の時間をおいて（命令＃２）を実行する。（命令＃１）
と（命令＃２）との間に（“Ｊ＊”命令）が２回実行さ
れる。この（“Ｊ＊”命令）は、絶対アドレスジャンプ
（Absolute Addres Junp）命令によって現在の命令アド
レスへのジャンプを実行するものである。現在の命令ア
ドレスは、監視信号34がハイレベルのときにアドレスバ
ス37に示されるので、これを取込んで（“Ｊ＊”命令）
の命令コードに組入れる。本実施例におけるMPU11は、
（“Ｊ＊”命令）を１回実行するために２回分のメモリ
サイクルを使用するようにしたのである。従って、第４
図のタイムチャートでは、動作を開始して３回目のメモ
リサイクルのときにDMA要求信号35がローレベルになる
が、メモリサイクルの４回目にも動作が実行される。
以上説明したように、本発明のマイクロコンピュータ
の制御回路は、DMA機能は有していないMPUを使用してマ
イクロコンピュータシステムを構成するとき、現在の命
令アドレスにジャンプする命令を挿入して命令アドレス
が進まないようにすることができるため、DMAのタイミ
ングを作ることができるという効果がある。
の制御回路は、DMA機能は有していないMPUを使用してマ
イクロコンピュータシステムを構成するとき、現在の命
令アドレスにジャンプする命令を挿入して命令アドレス
が進まないようにすることができるため、DMAのタイミ
ングを作ることができるという効果がある。
第１図は本発明の第一の実施例を示すブロック図、第２
図は第１図の実施例の動作を示すタイムチャート、第３
図は本発明の第二の実施例を示すブロック図、第４図は
第３図の実施例の動作を示すタイムチャートである。 １・11……MPU、２・12……命令発生回路、３・13……R
OM、４・14……選択回路、５・15……データバス接続素
子、６・16……監視回路、７・17……制御回路、18……
番地保持回路、21・31……データバス、25・35……DMA
要求信号、37……アドレスバス。
図は第１図の実施例の動作を示すタイムチャート、第３
図は本発明の第二の実施例を示すブロック図、第４図は
第３図の実施例の動作を示すタイムチャートである。 １・11……MPU、２・12……命令発生回路、３・13……R
OM、４・14……選択回路、５・15……データバス接続素
子、６・16……監視回路、７・17……制御回路、18……
番地保持回路、21・31……データバス、25・35……DMA
要求信号、37……アドレスバス。
Claims (1)
- 【請求項１】ダイレクトメモリアクセス機能を有しない
マイクロプロセッサユニットと、命令実行アドレスにア
ドレスジャンプを行うための命令コードを出力する命令
発生回路と、前記マイクロプロセッサユニットの動作を
指示する制御プログラムを内蔵する読出し専用メモリ
と、前記命令発生回路からの命令コード信号と前記読出
し専用メモリからの制御プログラム信号とを入力してそ
れらのうちの一方を選択してデータバスに出力する選択
回路と、前記マイクロプロセッサユニットのメモリサイ
クルを監視してその各命令サイクルの始まりのタイミン
グを検出して監視信号を出力する監視回路と、ダイレク
トメモリアクセスの実行を要求するDMA要求信号と前記
監視信号とを入力して前記選択回路に対して選択信号を
送出する制御回路とを備えることを特徴とするマイクロ
コンピュータの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057189A JP2841405B2 (ja) | 1989-01-18 | 1989-01-18 | マイクロコンピュータの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057189A JP2841405B2 (ja) | 1989-01-18 | 1989-01-18 | マイクロコンピュータの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02189666A JPH02189666A (ja) | 1990-07-25 |
| JP2841405B2 true JP2841405B2 (ja) | 1998-12-24 |
Family
ID=11753924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057189A Expired - Fee Related JP2841405B2 (ja) | 1989-01-18 | 1989-01-18 | マイクロコンピュータの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841405B2 (ja) |
-
1989
- 1989-01-18 JP JP1057189A patent/JP2841405B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02189666A (ja) | 1990-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07104842B2 (ja) | 外部記憶装置の割込み制御方式 | |
| JP2841405B2 (ja) | マイクロコンピュータの制御回路 | |
| JPS58197553A (ja) | プログラム監視装置 | |
| JPH02189667A (ja) | マイクロコンピュータの制御回路 | |
| JPS62286117A (ja) | 情報処理装置 | |
| JPS5854418A (ja) | 割込み処理方式 | |
| JPS61282946A (ja) | プログラマプルコントロ−ラ | |
| JPS6224325A (ja) | 演算処理装置 | |
| JPH0667207B2 (ja) | 電力変換器の制御装置 | |
| KR100240963B1 (ko) | 피엘씨 장치 및 제어방법 | |
| JP3288114B2 (ja) | マイクロコンピュータ | |
| JP3745545B2 (ja) | 制御システム | |
| JPS635781B2 (ja) | ||
| JPH04230533A (ja) | 割込制御回路 | |
| JPH0724026B2 (ja) | マイクロプロセツサの割り込み処理装置 | |
| JP2734382B2 (ja) | インサーキットエミュレータおよびそのデバッグ方法 | |
| JPS60201444A (ja) | マイクロコンピュータ | |
| JPH0341517A (ja) | セットアップ起動方式 | |
| JPH04264624A (ja) | プロセッサ | |
| JPS62216044A (ja) | マイクロコンピユ−タ | |
| JPH0764822A (ja) | マイクロコンピュータ | |
| JPS62197834A (ja) | マイクロプログラム制御装置 | |
| JPS60189037A (ja) | プログラマブルコントロ−ラの特殊ユニツト | |
| JPS6015969B2 (ja) | マイクロ命令アドレス生成方式 | |
| JPH06161801A (ja) | １チップマイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071023 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20081023 |
|
| LAPS | Cancellation because of no payment of annual fees |