JPH0724026B2 - マイクロプロセツサの割り込み処理装置 - Google Patents
マイクロプロセツサの割り込み処理装置Info
- Publication number
- JPH0724026B2 JPH0724026B2 JP61140744A JP14074486A JPH0724026B2 JP H0724026 B2 JPH0724026 B2 JP H0724026B2 JP 61140744 A JP61140744 A JP 61140744A JP 14074486 A JP14074486 A JP 14074486A JP H0724026 B2 JPH0724026 B2 JP H0724026B2
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- JP
- Japan
- Prior art keywords
- instruction
- address
- program
- selecting
- interrupt
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの割り込み処理装置に関
し、通常の処理と割り込み処理の並列処理を可能にする
ものである。
し、通常の処理と割り込み処理の並列処理を可能にする
ものである。
従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、デジィタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段を備えていることに特徴
づけられる。また、その代表的な構成が特公昭58−3358
4号公報（以下、文献１と略記する。）に示されてい
る。
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、デジィタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段を備えていることに特徴
づけられる。また、その代表的な構成が特公昭58−3358
4号公報（以下、文献１と略記する。）に示されてい
る。
発明が解決しようとする問題点 ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサはあらかじめ定められた順序にした
がってデータの処理を実行していくために、プログラム
が膨大になるにつれで非同期で入力される外部データの
取り込みやそれに基づくデータの処理のサイクルが長く
なるという問題を有している。このような問題に対して
は、割り込みという手段が多用されるが、従来の割り込
み処理方式においては、割り込み要求信号を受け付ける
とそれまでの通常の処理を中断して割り込み処理を開始
するために、割り込み処理プログラムが終了するまでは
通常の処理が停止してしまうという問題があった。たと
えば、マスタープロセッサから多数のスレイブプロセッ
サに対して各プロセッサ固有の識別信号（背番号）を付
加したシリアルデータを共通の通信路を介して送信した
場合には、各スレイブプロセッサはデータが自らが受け
取るべき内容か否かを判断するために、マスタープロセ
ッサからシリアルデータが送出されている期間ずっと割
り込み処理による受信ルーチンを実行しなければなら
ず、その期間は通常のプログラムが完全に停止してしま
い、このような環境化におかれた各スレイブプロセッサ
は実質的にシリアルデータの受信しか実行できないこと
になってしまう。
マイクロプロセッサはあらかじめ定められた順序にした
がってデータの処理を実行していくために、プログラム
が膨大になるにつれで非同期で入力される外部データの
取り込みやそれに基づくデータの処理のサイクルが長く
なるという問題を有している。このような問題に対して
は、割り込みという手段が多用されるが、従来の割り込
み処理方式においては、割り込み要求信号を受け付ける
とそれまでの通常の処理を中断して割り込み処理を開始
するために、割り込み処理プログラムが終了するまでは
通常の処理が停止してしまうという問題があった。たと
えば、マスタープロセッサから多数のスレイブプロセッ
サに対して各プロセッサ固有の識別信号（背番号）を付
加したシリアルデータを共通の通信路を介して送信した
場合には、各スレイブプロセッサはデータが自らが受け
取るべき内容か否かを判断するために、マスタープロセ
ッサからシリアルデータが送出されている期間ずっと割
り込み処理による受信ルーチンを実行しなければなら
ず、その期間は通常のプログラムが完全に停止してしま
い、このような環境化におかれた各スレイブプロセッサ
は実質的にシリアルデータの受信しか実行できないこと
になってしまう。
問題点を解決するための手段 前記した問題点を解決するために本発明の割り込み処理
装置では、プログラム格納手段に対して通常のプログラ
ム領域のアドレスを指定して当該アドレスに格納された
命令を選択する第１の命令選択手段と、前記プログラム
格納手段に対して割り込み処理プログラム領域のアドレ
スを指定して当該アドレスに格納された命令を選択する
第２の命令選択手段と、割り込み要求信号の発生によっ
て生起し、復帰命令が実行されるまで持続するととも
に、前記実行タイミング信号に同期して前記実行サイク
ルを前記第１の命令選択手段による命令選択と前記第２
の命令選択手段による命令選択に交互に割り当てるコン
トロール信号を発生させる割り込み制御手段を備えてい
る。
装置では、プログラム格納手段に対して通常のプログラ
ム領域のアドレスを指定して当該アドレスに格納された
命令を選択する第１の命令選択手段と、前記プログラム
格納手段に対して割り込み処理プログラム領域のアドレ
スを指定して当該アドレスに格納された命令を選択する
第２の命令選択手段と、割り込み要求信号の発生によっ
て生起し、復帰命令が実行されるまで持続するととも
に、前記実行タイミング信号に同期して前記実行サイク
ルを前記第１の命令選択手段による命令選択と前記第２
の命令選択手段による命令選択に交互に割り当てるコン
トロール信号を発生させる割り込み制御手段を備えてい
る。
作用 本発明では前記した構成によって、通常の処理と割り込
み処理の並列処理を可能にするマイクロプロセッサを得
ることができる。
み処理の並列処理を可能にするマイクロプロセッサを得
ることができる。
実施例 以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図を示したものであり、順次実行される命令群か
らなるプログラムが格納されるプログラムROM100と、デ
ィジタルデータの読み書きを行うデータメモリ（図中に
おいてRAMなる略記号で示されている。）200および前記
データメモリ200と第１のアドレスデコーダ210、第２の
アドレスデコーダ220を共有するI/Oポート250と、ディ
ジタルデータの算術および論理演算を実行する演算器
（図中においてALUなる略記号で示されている。以下、A
LUと略記する。）300と、前記ALU300での演算結果を格
納する第１のレジスタ310と第２のレジスタ320と、前記
データメモリ200および前記I/Oポート250の共通の入出
力端子と前記ALU300の入出力端子を接続するデータバス
400と、外部クロック入力端子10に供給されるクロック
信号をもとに命令の実行タイミング信号を発生するタイ
ミングジェネレータ（図中においてTGなる略記号で示さ
れている。）500と、前記タイミングジェネレータ500の
出力に基づいて前記プログラムROM100に格納された特定
の命令を選択する第１のプログラマブルカウンタ（図中
においてPC1なる略記号で示されている。）600と、第２
のプログラマブルカウンタ（図中においてPC2なる略記
号で示されている。）700と、前記タイミングジェネレ
ータ500の出力と前記プログラムROM100から送出される
命令に基づいてプロセッサの動作を制御するCPU制御回
路800と、割り込み信号入力端子20に印加される割り込
み要求信号を受け付けて、前記プログラムROM100に格納
された通常のプログラムと割り込み処理プログラムをそ
れぞれ前記第１のプログラマブルカウンタ600と前記第
２のプログラマブルカウンタ700に時分割で選択せしめ
て実行させる割り込み制御回路900と、前記CPU制御回路
800と前記割り込み制御回路900からの制御信号を各ブロ
ックに供給するコントロールバス450を備えている。
の構成図を示したものであり、順次実行される命令群か
らなるプログラムが格納されるプログラムROM100と、デ
ィジタルデータの読み書きを行うデータメモリ（図中に
おいてRAMなる略記号で示されている。）200および前記
データメモリ200と第１のアドレスデコーダ210、第２の
アドレスデコーダ220を共有するI/Oポート250と、ディ
ジタルデータの算術および論理演算を実行する演算器
（図中においてALUなる略記号で示されている。以下、A
LUと略記する。）300と、前記ALU300での演算結果を格
納する第１のレジスタ310と第２のレジスタ320と、前記
データメモリ200および前記I/Oポート250の共通の入出
力端子と前記ALU300の入出力端子を接続するデータバス
400と、外部クロック入力端子10に供給されるクロック
信号をもとに命令の実行タイミング信号を発生するタイ
ミングジェネレータ（図中においてTGなる略記号で示さ
れている。）500と、前記タイミングジェネレータ500の
出力に基づいて前記プログラムROM100に格納された特定
の命令を選択する第１のプログラマブルカウンタ（図中
においてPC1なる略記号で示されている。）600と、第２
のプログラマブルカウンタ（図中においてPC2なる略記
号で示されている。）700と、前記タイミングジェネレ
ータ500の出力と前記プログラムROM100から送出される
命令に基づいてプロセッサの動作を制御するCPU制御回
路800と、割り込み信号入力端子20に印加される割り込
み要求信号を受け付けて、前記プログラムROM100に格納
された通常のプログラムと割り込み処理プログラムをそ
れぞれ前記第１のプログラマブルカウンタ600と前記第
２のプログラマブルカウンタ700に時分割で選択せしめ
て実行させる割り込み制御回路900と、前記CPU制御回路
800と前記割り込み制御回路900からの制御信号を各ブロ
ックに供給するコントロールバス450を備えている。
以上のように構成されたマイクロプロセッサについて、
第１図に示した構成図と、第２図に示した主要部のタイ
ミングチャートによりその動作を説明する。
第１図に示した構成図と、第２図に示した主要部のタイ
ミングチャートによりその動作を説明する。
まず、第２図ＡおよびＢは第１図の外部クロック入力端
子10に供給されるクロック信号波形をもとにタイミング
ジェネレータ500から出力されるタイミング信号波形を
示したものであり、第２図Ｃは割り込み信号入力端子20
に印加される割り込み要求信号波形を示したものであ
り、第２図Ｄは割り込み制御回路900の内部で生成され
る割り込みモード生起信号波形であり、第２図Ｅおよび
第２図Ｆは前記割り込み制御回路900からコントロール
バス450に送出されるコントロール信号波形である。ま
た、第２図ＧはCPU制御回路800によって実行される命令
の実行サイクルを表したものであり、波形図内にＮの記
号で記されたサイクルが通常の処理サイクルであり、Ｉ
の記号で記されたサイクルが割り込み処理サイクルであ
る。
子10に供給されるクロック信号波形をもとにタイミング
ジェネレータ500から出力されるタイミング信号波形を
示したものであり、第２図Ｃは割り込み信号入力端子20
に印加される割り込み要求信号波形を示したものであ
り、第２図Ｄは割り込み制御回路900の内部で生成され
る割り込みモード生起信号波形であり、第２図Ｅおよび
第２図Ｆは前記割り込み制御回路900からコントロール
バス450に送出されるコントロール信号波形である。ま
た、第２図ＧはCPU制御回路800によって実行される命令
の実行サイクルを表したものであり、波形図内にＮの記
号で記されたサイクルが通常の処理サイクルであり、Ｉ
の記号で記されたサイクルが割り込み処理サイクルであ
る。
さて、第２図のタイミングチャートにおいて、時刻t1以
前は第１のプログラマブルカウンタ600とCPU制御回路80
0がプログラムROM100に格納された命令を選択して逐次
実行していくが、時刻t1において割り込み信号入力端子
20に割り込み要求信号が印加されると、割り込み制御回
路900は割り込み処理モードを生起し、時刻t2において
復帰命令を実行するまでの期間この状態を持続する。第
２図Ｇからもわかるように、時刻t1から時刻t2までの割
り込み処理モードにおいては、第２図Ｅの信号波形がア
クティブレベルすなわち‘1'レベルにあるときに第１の
プログラマブルカウンタ600、第１のアドレスデコーダ2
10、第１のレジスタ310の動作が有効となってそれまで
に実行されていた通常の処理が間欠的に実行され、第２
図Ｆの信号波形がアクティブレベルにあるときに第２の
プログラマブルカウンタ700、第２のアドレスデコーダ2
20,第２のレジスタ320の動作が有効となって割り込み処
理プログラムが実行される。
前は第１のプログラマブルカウンタ600とCPU制御回路80
0がプログラムROM100に格納された命令を選択して逐次
実行していくが、時刻t1において割り込み信号入力端子
20に割り込み要求信号が印加されると、割り込み制御回
路900は割り込み処理モードを生起し、時刻t2において
復帰命令を実行するまでの期間この状態を持続する。第
２図Ｇからもわかるように、時刻t1から時刻t2までの割
り込み処理モードにおいては、第２図Ｅの信号波形がア
クティブレベルすなわち‘1'レベルにあるときに第１の
プログラマブルカウンタ600、第１のアドレスデコーダ2
10、第１のレジスタ310の動作が有効となってそれまで
に実行されていた通常の処理が間欠的に実行され、第２
図Ｆの信号波形がアクティブレベルにあるときに第２の
プログラマブルカウンタ700、第２のアドレスデコーダ2
20,第２のレジスタ320の動作が有効となって割り込み処
理プログラムが実行される。
このようにして、第１図に示したマイクロプロセッサで
は割り込み要求信号が発生したとき、それまでに実行し
ていた通常のプログラムと割り込み処理プログラムが時
分割で交互に実行されるので、割り込み処理の期間中も
通常のプログラムが完全に停止することはなく、よりリ
アルタイム性の高いシステムを構築することができる。
は割り込み要求信号が発生したとき、それまでに実行し
ていた通常のプログラムと割り込み処理プログラムが時
分割で交互に実行されるので、割り込み処理の期間中も
通常のプログラムが完全に停止することはなく、よりリ
アルタイム性の高いシステムを構築することができる。
なお、第３図は第２図Ｂと第２図Ｃの信号波形から、第
２図D,E,Fの信号波形を発生するための割り込み制御回
路900の具体例を示した回路結線図であり、入力端子20,
30にそれぞれ第２図C,Bに示した信号波形が印加され、
入力端子40に復帰命令によって生起される信号波形が引
火されたとき、出力端子50,60,70からはそれぞれ第２図
D,E,Fの信号波形が得られる。
２図D,E,Fの信号波形を発生するための割り込み制御回
路900の具体例を示した回路結線図であり、入力端子20,
30にそれぞれ第２図C,Bに示した信号波形が印加され、
入力端子40に復帰命令によって生起される信号波形が引
火されたとき、出力端子50,60,70からはそれぞれ第２図
D,E,Fの信号波形が得られる。
ところで、第１図に示した実施例においてはプログラム
ROM100とデータメモリ200が別個に設けられているが、
これらを同じメモリ空間に割り付けることもでき、従来
の割り込み処理機構を有するマイクロプロセッサと同じ
ように、第１のプログラマブルカウンタ600あるいは第
２のプログラマブルカウンタ700をレジスタ形式として
データメモリ内のスタックエリアに待避させたり、第１
のレジスタ310あるいは第２のレジスタ320のいずれかを
同様にスタックエリアに待避させたりすることもでき
る。また、実施例においては、割り込み処理モードに移
行したときに、１マシンサイクルごとに通常の処理と割
り込み処理を時分割で切り換えることにより並列処理を
可能にしているが、マイクロROMを有しているプロセッ
サやパイプライン処理を行っているプロセッサなどでは
１マシンサイクルごとに切り換えるよりもマクロ命令の
区切り点で切り換えたり、条件分岐命令の直前で切り換
えたほうが都合が良い場合もある。
ROM100とデータメモリ200が別個に設けられているが、
これらを同じメモリ空間に割り付けることもでき、従来
の割り込み処理機構を有するマイクロプロセッサと同じ
ように、第１のプログラマブルカウンタ600あるいは第
２のプログラマブルカウンタ700をレジスタ形式として
データメモリ内のスタックエリアに待避させたり、第１
のレジスタ310あるいは第２のレジスタ320のいずれかを
同様にスタックエリアに待避させたりすることもでき
る。また、実施例においては、割り込み処理モードに移
行したときに、１マシンサイクルごとに通常の処理と割
り込み処理を時分割で切り換えることにより並列処理を
可能にしているが、マイクロROMを有しているプロセッ
サやパイプライン処理を行っているプロセッサなどでは
１マシンサイクルごとに切り換えるよりもマクロ命令の
区切り点で切り換えたり、条件分岐命令の直前で切り換
えたほうが都合が良い場合もある。
発明の効果 本発明のマイクロプロセッサは以上の説明からも明らか
なように、順次実行される命令群からなる通常のプログ
ラムと割り込み処理プログラムを格納するプログラム格
納手段（プログラムROM100）と、前記プログラム格納手
段に対して通常のプログラム領域のアドレスを指定して
当該アドレスに格納された命令を選択する第１の命令選
択手段（第１のプログラマブルカウンタ600）と、前記
プログラム格納手段に対して割り込み処理プログラム領
域のアドレスを指定して当該アドレスに格納された命令
を選択する第２の命令選択手段（第２のプログラマブル
カウンタ700）と、命令の実行タイミング信号を発生す
るタイミングジェネレータ500と、前記実行タイミング
信号をもとにした実行サイクルでプロセッサの動作を制
御するCPU制御手段（CPU制御回路800）と、割り込み要
求信号の発生によって生起し、復帰命令が実行されるま
で持続するとともに、前記実行タイミング信号に同期し
て前記実行サイクルを前記第１の命令選択手段による命
令選択と前記第２の命令選択手段による命令選択に交互
に割り当てるコントロール信号を発生させる割り込み制
御手段（割り込み制御回路900）を備えたことを特徴と
するもので、通常の処理と割り込み処理の並列処理を可
能にするマイクロプロセッサを得ることができ、大なる
効果を奏する。
なように、順次実行される命令群からなる通常のプログ
ラムと割り込み処理プログラムを格納するプログラム格
納手段（プログラムROM100）と、前記プログラム格納手
段に対して通常のプログラム領域のアドレスを指定して
当該アドレスに格納された命令を選択する第１の命令選
択手段（第１のプログラマブルカウンタ600）と、前記
プログラム格納手段に対して割り込み処理プログラム領
域のアドレスを指定して当該アドレスに格納された命令
を選択する第２の命令選択手段（第２のプログラマブル
カウンタ700）と、命令の実行タイミング信号を発生す
るタイミングジェネレータ500と、前記実行タイミング
信号をもとにした実行サイクルでプロセッサの動作を制
御するCPU制御手段（CPU制御回路800）と、割り込み要
求信号の発生によって生起し、復帰命令が実行されるま
で持続するとともに、前記実行タイミング信号に同期し
て前記実行サイクルを前記第１の命令選択手段による命
令選択と前記第２の命令選択手段による命令選択に交互
に割り当てるコントロール信号を発生させる割り込み制
御手段（割り込み制御回路900）を備えたことを特徴と
するもので、通常の処理と割り込み処理の並列処理を可
能にするマイクロプロセッサを得ることができ、大なる
効果を奏する。
第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図、第２図は第１図の主要部のタイミングチャー
ト、第３図は割り込み制御回路の具体例を示した回路結
線図である。 100……プログラムROM、200……データメモリ、300……
演算器、400……データバス、500……タイミングジェネ
レータ、600……第１のプログラマブルカウンタ、700…
…第２のプログラマブルカウンタ、800……CPU制御回
路、900……割り込み制御回路。
の構成図、第２図は第１図の主要部のタイミングチャー
ト、第３図は割り込み制御回路の具体例を示した回路結
線図である。 100……プログラムROM、200……データメモリ、300……
演算器、400……データバス、500……タイミングジェネ
レータ、600……第１のプログラマブルカウンタ、700…
…第２のプログラマブルカウンタ、800……CPU制御回
路、900……割り込み制御回路。
Claims (2)
- 【請求項１】順次実行される命令群からなる通常のプロ
グラムと割り込み処理プログラムを格納するプログラム
格納手段と、前記プログラム格納手段に対して通常のプ
ログラム領域のアドレスを指定して当該アドレスに格納
された命令を選択する第１の命令選択手段と、前記プロ
グラム格納手段に対して割り込み処理プログラム領域の
アドレスを指定して当該アドレスに格納された命令を選
択する第２の命令選択手段と、命令の実行タイミング信
号を発生するタイミングジェネレータと、前記実行タイ
ミング信号をもとにした実行サイクルでプロセッサの動
作を制御するCPU制御手段と、割り込み要求信号の発生
によって生起し、復帰命令が実行されるまで持続すると
ともに、前記実行タイミング信号に同期して前記実行サ
イクルを前記第１の命令選択手段による命令選択と前記
第２の命令選択手段による命令選択に交互に割り当てる
コントロール信号を発生させる割り込み制御手段を備え
てなるマイクロプロセッサの割り込み処理装置。 - 【請求項２】順次実行される命令群からなる通常のプロ
グラムと割り込み処理プログラムを格納するプログラム
格納手段と、前記プログラム格納手段に対して通常のプ
ログラム領域のアドレスを指定して当該アドレスに格納
された命令を選択する第１の命令選択手段と、前記プロ
グラム格納手段に対して割り込み処理プログラム領域の
アドレスを指定して当該アドレスに格納された命令を選
択する第２の命令選択手段と、ディジタルデータの読み
書きが可能なデータ格納手段と、前記データ格納手段の
特定のアドレスを選択する第１および第２のアドレス選
択手段と、ディジタルデータの演算を実行する演算手段
と、演算結果を格納する第１および第２のレジスタと、
前記データ格納手段の入出力端子と前記演算手段の入出
力端子を接続するデータバスと、命令の実行タイミング
信号を発生するタイミングジェネレータと、前記実行タ
イミング信号をもとにした実行サイクルでプロセッサの
動作を制御するCPU制御手段と、割り込み要求信号の発
生によって生起し、復帰命令が実行されるまで持続する
とともに、前記実行タイミング信号に同期して前記実行
サイクルを前記第１の命令選択手段による命令選択とと
前記第１のアドレス選択手段によるアドレス選択および
前記第１のレジスタの動作と、前記第２の命令選択手段
による命令選択と前記第２のアドレス選択手段によるア
ドレス選択および前記第２のレジスタの動作に交互に割
り当てるコントロール信号を発生させる割り込み制御手
段を備えてなるマイクロプロセッサの割り込み処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140744A JPH0724026B2 (ja) | 1986-06-17 | 1986-06-17 | マイクロプロセツサの割り込み処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140744A JPH0724026B2 (ja) | 1986-06-17 | 1986-06-17 | マイクロプロセツサの割り込み処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62296236A JPS62296236A (ja) | 1987-12-23 |
| JPH0724026B2 true JPH0724026B2 (ja) | 1995-03-15 |
Family
ID=15275711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140744A Expired - Lifetime JPH0724026B2 (ja) | 1986-06-17 | 1986-06-17 | マイクロプロセツサの割り込み処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724026B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03156537A (ja) * | 1989-11-14 | 1991-07-04 | Matsushita Electric Ind Co Ltd | マイクロプロセッサ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329425B2 (ja) * | 1973-06-06 | 1978-08-21 | ||
| JPS5440538A (en) * | 1977-09-06 | 1979-03-30 | Mitsubishi Electric Corp | Multiple data processor |
| JPS5452947A (en) * | 1977-10-04 | 1979-04-25 | Omron Tateisi Electronics Co | Control system for central processor |
-
1986
- 1986-06-17 JP JP61140744A patent/JPH0724026B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62296236A (ja) | 1987-12-23 |
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