KR920006279B1 - 1개 또는 다수개의 프로그램을 다수개의 연산부에서 실행가능한 프로셋서 - Google Patents

1개 또는 다수개의 프로그램을 다수개의 연산부에서 실행가능한 프로셋서 Download PDF

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히또시 마쯔시마
요시무네 하기와라
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가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
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Abstract

내용 없음.

Description

1개 또는 다수개의 프로그램을 다수개의 연산부에서 실행가능한 프로셋서
제1도는, 본 발명에 의한 프로셋서의 1실시예를 도시한 블럭 다이어그램.
제2도 a는, 제1프로그램 메모리 3에 유지되어 있는 제1 및 제2의 연산부를 제어하기 위한 마이크로 명령의 포매트를 도시한 도면.
제2도 b는, 제1프로그램 메모리 3에 유지되어 있는 제1의 연산부를 제어하기 의한 마이크로 명령의 포매트를 도시한 도면.
제2도 c는, 통상 모오드에 있어서의 마이크로 명령의 포매트를 도시한 도면.
제2도 d는, 통상 모오드에서 멸리 모오드로의 이행 명령의 1예를 도시한 포매트.
제2도 e는, 통상 모오드에서 멀티 모오드로의 이행 명령의 다른 예를 도시한 포매트.
제2도 f는, 점프 명령을 도시한 포매트.
제2도 g는, 멀티 모오드에서 통상 모오드로의 이행 명령의 1예를 도시한 포매트.
제2도 h는, 멀티 모오드에서 통상 모오드로의 강제 복귀 명령을 도시한 포매트.
제3도 a는, 제2프로그램에 메모리 4에 유지되어 있는 마이크로 명령의 포매트를 도시한 도면.
제3도 b는, 멀티 모오드에서의 통상 모오드로의 정상 복귀 명령을 도시한 포매트.
제4도는 제1도의 프로셋서의 제1연산부 1의 블럭 다이어그램을 도시한 도면.
제5도는, 제1도의 프로셋서의 제2연산부 2의 블럭 다이어그램을 도시한 도면.
제6도는, 본 발명에 의한 프로셋서의 다른 실시에의 블럭 다이어그램.
제7도는, 본 발명에 의한 프로셋서의 또 따른 실시예의 블럭 다이어그램.
데이터(datd)처리장치의 처리속도를 증가하기 위해서, 다수개의 프로셋서(processor)를 결합해서, 병행(
Figure kpo00001
)동작을 행하게 하는 것은 공지이다.
예를들면, 인텔사의 "Component Data Catalg"1981년 판 제7-51∼7-57, 7-64∼7-75페이지에는, 고속처리를 위해서, 입출력 프로셋서 8089, 혹은 수치연산 프로셋서 8087이, CPU로서의 프로셋서 8086 또는 8088과 결합되어서, 병행동작을 행하는 형태가 제시되어 있다.
상기의 입출력 프로셋서 8989는 CPU에서 기동(起動)되면, 그 고유의 프로그램(PROgram)에 따라서 독립적으로 처리를 진행한다. 이 형태의 결합은, 각 프로셋서 사이에서, 기동, 처리 종료 통지 등을 위한 통신이 필요하다. 따라서, 이 형태는, 독립성이 강한 병열 처리에는 적합하지만, 고속이며, 더욱이 적게 나눈처리가 많이 필요로 되는 경우에 있어서는 상기의 통신을 위한 프로그램의 실행이 오버 헤드(over head)로되어, 처리속도는 지연되어 버리는 결점을 갖는다.
또, 상기의 수치연산 프로셋서 8087은, 상기 8089와는 역(逆)으로, 대략 완전히 CPU에 속하고, CPU가 점차적으로 끄집어서 나온 단일 프로그램의 명령중의 일부(부동(浮動)소수점 연산, 특수관수 계산 등)의 실행을 분단하는데 지나지 않는다. 이 형태의 결합은, 통신 프로그램에 의한 오우버 헤드(over head)가 없다는 점에서는 우수하다.
그러나, 이 형태에서는 CPU로서의 프로셋서 8086용의 1개의 프로그램 중에 CPU의 프로셋서 8086용의 명령과는 별도로 수치연산 프로셋서 8087용의 명령을 매입(
Figure kpo00002
)하고, CPU로서의 프로셋서 8086이 이 명령을 검지하였을때, 수치 연산 프로셋서 8087에 이 명령의 해독신호를 보내고, 이 명령에 대응하는 처리를 수치 연산 프로셋서 8087에 맡기는 방식을 채용하고 있으므로, 프로그램 중에 수치 연산 프로셋서 8087용의 명령의 실행이 어떠한 이유에서 지연되었을때, CPU로서의 프로셋서 8086용의 명령 실행도 지연되어 버린다.
따라서, 이와 같이, 한쪽의 처리가 지연되는 우려가 있을때에는, 그 처리 및 다른쪽의 처리는 따로 따로의 프로그램으로 실행될 수 있는 것이 바람직하다.
본 발명의 목적은, 다수개의 프로그램 또는, 1개의 프로그램을 적절히 나누어서, 다수개의 연산부를 이용하여, 낮은 오버 헤드로 실행할 수 있는 프로셋서를 제공하는데 있다.
본 발명을 요약하면, 제1및 제2의 연산부와 제1연산부를 제어하는 제1의 마이크로(mirco)명령과 적어도 제2연산부를 제어하는 제2의 마이크로 명령을 기억하는 제1프로그램 메모리과, 제2연산부를 제어하는 제3의 마이크로 명령을 기억하는 제2연산프로그램 메모리와, 제1프로그램 메모리에 접속되어서, 제1연산부, 제2연산부를 제어하는 제1제어수단과, 제2프로그램 메모리에 접속되어 제2연산부를 제어하는 제2제어수단이 마련되어, 통상 모오드(mode)에 있어서는, 모든 연산부가 제1제어수단의 제어하에 놓여져서, 제1프로그램 메모리에 기억되어 있는, 각 마이크로명령이 제1및 제2의 연산부를 제어하고, 이들의 연산부의 병행동작에 의해, 각 명령이 실행된다. 그러나, 멀티 프로그램 모오드(multi program mode)에 있어서는, 제1연산부는 제1제어수단의 제어하에, 제2연산부는, 제1제어수단에서 떨어져나가서, 제2제어수단의 제어하에 놓여져, 제1프로그램 메모리에 기억되어 있는 마이크로 명령이 제1연산부를 제어하고, 제2프로그램 메모리에 기억되어 있는 마이크로 명령이 제2연산부를 제어한다. 따라서, 이 모오드에 있어서는 2개의 독립된 프로그램의 병주(
Figure kpo00003
)에 의한 고속처리가 행하여 진다. 통상 모오드에서 멀티 프로그램 모오드로의 절체(切替)는, 제1프로그램 메모리에 기억되어 있는 특정한 마이크로 명령에 따라서 행하여 진다.
멀티 모오드에서 통상 모오드로의 절체는, 제1프로그램 메모리에 기억되어 있는 마이크로 명령에 따라서 행하져도 좋으며, 제2프로그램 메모리에 기억되어 있는 다른 마이크로 명령에 따라서 행하여져도 좋으며, 제2프로그램 메모리에 기억되어 있는 특정한 마이크로 명령에 따라서 행하여도 좋다.
이와 같이, 구성된 프로셋서에 있어서는, 병열로 실행하고자 하는 2개의 처리중, 서로가 동기(同期)해서, 처리 가능한 것은, 1개의 프로그램의 제어하에서, 2개의 연산부를 이용하여 실행할 수 있고, 한쪽의 처리가 어떠한 이유로 지연될 우려가 있을때는, 2개의 프로그램의 제어하에서 그 2개의 연산부를 따로 따로 이용해서 시행할 수 있도록 절환할 수가 있다.
제1도는, 본 발명의 1실시예를 도시한다. 제1연산부 1과 제2연산부 2는, 데이터에 대한 연산이나 어드레스(addres)계산등을 행한다. 제1프로그램 메모리부 3은, 제1연산부만을 제어하는 마이크로 명령과 제1, 제2연산부의 양쪽을 제어하는 마이크로 명령을 유지하며, 제1프로그램 카운터(counter) 5에 따라서 1개 명령씩 호출된다.
또, 제2프로그램 메모리부 4는, 제2연산부만을 제어하는 마이크로 명령을 유지하며, 제2프로그램 카운터 6에 따라서 명령씩 호출된다.
제1제어회로 7은, 제1프로그램 메모리에 유지되어 있는 마이크로 프로그램 명령의 제어필드(field) 33에 응답해서, 제1프로그램 카운터 5의 갱신 또는 변경을 행한다. 또, 제1프로그램 메모리에 기억되어 있는 명령을 데코더(decoder) 71에서 해독하고, 그 신호는 제1연산부 1, 버스(bus) 절체기 52, 제2연산부2, 절체회로 92, 2포트(port) 메모리 50으로 출력하여, 제1연산부에서 행하여지는 연산에 대한 제어, 버스절체기 52의 절체의 제어, 제2연산부에서 행하여지는 연산에 대한 제어, 2포트 메모리 50의 제어등을 행한다.
제2제어회로 8은, 제2프로그램 메모리에 유지되어 있는 마이크로 프로그램 명령의 제어필드 42에 응답해서 제2프로그램 카운터 6의 갱신 또는 변경을 행한다. 또, 제2프로그램 메모리에 기억되어 있는 명령을 데코더 71에서 해독하고, 그 신호를 제2연산부 2와, 절체회로 91,92에 출력하여, 제2연산부 2에서 행하여지는 연산에 대한 제어와, 절체회로 91,92의 절체의 제어를 행한다.
제1제어회로 중의 판정회로 10은, 제1프로그램 메모리에 유지되어 있는 마이크로 프로그램 중의 멀티프로그램 모오드 이행(移行)명령이나, 강제 복귀 명령에 응답해서 제2프로그램 카운터 6의 실정 및 절체회로 9의 절체를 제어한다.
5는, 제1프로그램 카운터이고, 제1프로그램 메모리 3에 기억되어 있는 명령이 차례차례 호출되도록 한다. 6은, 제2프로그램 카운터이며, 제1프로그램 메모리 6에 기억되어 있는 명령이 차례차례 호출되도록한다.
2포트 메모리 50은 제1연산부 1과, 제2연산부 2, 제1제어회로 7, 제2제어회로 8에 접속되어, 어느 연산부에서도 자유로히 액세스(accese)될 수 있도록 되어 있다. 연산부, 제어회로와의 통신에 있어서는, 제어신호는 제어 버스 111,211을 거쳐서, 어드레스는 어드레스 버스 112,212를 거쳐서, 그리고, 데이터의 수수(授受)는 데이터 버스 113,213을 거쳐서 행하여진다.
절환회로 9는 제1프로그램 메모리이에 유지되어 있는 마이크로 명령의 제2연산필드 32 또는, 제2프로그램의 마이크로 명령의 연산필드 41을 절체해서, 제2연산부에 2에 공급한다. 또, 제1프로그램 메모리에 유지되어 있는 마이크로 명령의 제2연산제어필드 32-2, 또는 제2프로그램 메모리에 유지되어 있는 마이크로 명령이 제어필드 42를 절체하여 제2연산부 2에 공급한다. 51은, 입출력 보트이며, 외부와의 데이터의 수수를 행한다.
제2도 a는, 제1프로그램 메모리에 유지되어, 제1및 제2의 연산부를 제어하기 위한 마이크로 명령의 기본적인 포매트(format)를 도시한다.
제2도 b는, 제1프로그램 메모리에 유지되어, 제1연산부만을 제어하기 위한 마이크로 명령의 포매트로 도시한다.
본 실시예는, 수평형의 마이크로 프로그램을 실행하는 프로셋서이며, 제1연산필드 31은, 제1연산부 1의 동작을 지시하고, 제2연산필드 32는, 통상 제2연산부의 동작을 지시한다. 제어필드 33은, 총합적인 제어, 즉, 버스의 절체나, 입출력, 시켄스(sequence)의 제어에 관한 제어정보를 위한 필드이다. 제어필드 33은, 제1제어필드 33-1과, 제2제어필드 33-2의 2개로 분리되어서, 버스의 제어등의 명령이 들어가고 있다.
제1제어필드 33-1은, 제 1연산부의 1의 제어를 행하며, 제 2 제어필드 33-2는, 제2연산부 2의 제어를행한다.
통상 모오드에 있어서의 통상의 명령에 있어서는, 제2도에 c에 도시한 것과 같이, 제2연산필드 32중의 선두 비트(bit) 32-1과 다음의 비트 32-3이, "0"이 되도록 셋트되고, 같은 필드와 나머지 비트 군 32-2가 제2연산부 2의 동작내용을 규정한다.
제2도 d는 통상 모오드에서 MP 모도으로의 이행 명령의 1예를 도시한 도면이다. 이 명령은, 제2연산필드 32중의 선두의 비트 32-1이 "1"이고, 다음의 비트 32-3이 "0"이며, 같은 필드의 나머지 비트 군 32-2는, 기동하여야 할 제2프로그램의 선두의 어드레스를 표시한다.
제2도는 g는, MP모오드에서 통상모오드로의 이행의 명령의 1예를 도시한 도면이다. 이 명령은, 제2연산필드 32중의 선두 비트 32-1이 "0"이고, 다음의 비트 32-3을 "1"로 하는 것에 의해서 실현된다. 이때, 나머지 비트군 32는 사용되지 않았다.
제3도a는, 제2 PM에 유지하는 마이크로 프로그램의 명령의 포매트를 도시한다. 연산필드 41은, 제2연산부 2의 동작을 지시하고, 제어필드 42는, 제1프로그램 명령의 제어필드 33과 마찬가지이다.
다음에, 제1도에 도시되어 있는 각 부분에 대해서 상세하게 설명한다.
제4도에, 제1연산부 1을 상세하게 도시한다. 121은, 아리스메틱 로지칼 유닛트(arithmetic logical unit) (ALU) 이머, 가감산(加減算) 이나 쉬프트(shift)등을 행한다.
레지스터(register)군 122에 기억된 데이터, 혹은 데이터 버스 113에서 입력되는 데이터가 ALU 12의 2개의 입력으로 되고, 그 한쪽의 입력은 선택회로(MUX)123에 의해서 선택된다. 이 선택에는 멀티 플렉서(multiplexer) 제어신호 334가 사용된다.
또, ALU121로 공급하여 하여할 데이터의 선택은 레지스터군 선택신호 333에 의해서도 이루어진다. 그리고, 이 레지스터군 선택신호 333과 레지스터군 기억신호 337에 의해서 지정하면, 선택된 레지스터에, ALU121의 출력데이터 혹은 데이터 버스 113으로부터의 데이터를 기억할 수가 있다. 그 선택은, 멀티 플렉서 제어신호 331에 의해서 제어되는 MUX 124에 의해서 이루어진다.
ALU 121의 출력 데이터는, 트라이스테이트(tristate)제어회로 126을 거쳐서, 데이터 버스 113으로 향해서 출력된다. 이 제어는 제어선 338에 의해서 이루어진다.
또, 이때, 버스 제어회로 127이, 같은 신호 338에 의해서 절환되어 데이터 버스의 입출력의 방향이 반전된다.
레지스터군중의 레지스터는, 선택회로(MUX)125에 접속되어 있고, 멀티 플렉서 제어신호 332에 의해서 선택된 1개의 레지스터내의 데이터가, 어드레스 버스 112로 출력되도록 되어 있다. 여기서, 멀티플렉서 제어신호 331, 332, 334, 레지스터군 선택신호 333, 레지스터군 기억신호 337, 제어선 338은, 제1제어회로 7에서 출력된 것이다.
또, 제2연산부 2는, 제5도에 도시한 것과 같이, 제1연산부 1과 동일한 회로로 된다.
멀티 플렉서 제어신호 331A, 332A, 334A 레지스터군 선택신호 333A, 레지스터군 기억신호 337A, 제어선 338A는, 제1제어회로 7에서 출력된 것이다.
멀티 플렉서 제어신호 331B, 332B, 334B, 레지스터군 선택신호 33B, 레지스터군 기억신호 337B, 제어선338B는, 제2제어회로 8에서 출력된 것이다. 여기서, 제5도에 있어서, 331A, 331B등과 같이 최후로, "A", "B"의 기호가 부쳐져 있는 신호는, 제6도에 도시되어 있는 331등의 문자 A, B가 부쳐져 있지 않은 참조 번호의 신호와 같은 것을 표시한다.
제1도의 제1제어회로 7을 상세하게 설명한다.
데코우머 71이 제어필드 33중의 제1제어필드 33-1, 제2제어필드 33-2을 데코우더 하고, 그 명령 코오드에 따라서 멀티 플렉서 제어신호 331, 331A, 332, 332A, 334, 334A, 레지스터군 선택신호 333, 333A, 혹은 점프(jiump)명령인 것을 표시하는 점츠신호 335, 335A, 점프 명령에 따른 점프 조건신호 366,336A를 출력한다. 이외에, 레지스터군 기억신호 337, 337A등도 출력된다. 또, 제어버스 111과 211-1이 송출된다. 점프명령인 경우에는, 일치 조건 판정회로 72는, 제1연산부로부터의 스테이터스 워드(status word)신호 501및 제2연산부로부터 스테이터스 워드 502와 점프 조건신호 336이 일치하였을때, 일치신호 340를 출력한다. 이 일치신호와 점프신호 335는 AND회로 73을 통해서, PC 로드(load)신호 105로서 출력되고, 이것은 제1PC 5의 로드신호로 된다. 제1 PC 5는 이 신호 105가 입력되었을 때, 제2도 f에 도시한 것과 같이, 제1연산필드 31에 콘덴싱(con-densing)되어 있다. 점프 앞에 어드레스를 PC의 새로운 수치로 로드한다. 즉, 점프가 실행된다.
PC 로드신호 105가 입력되지 않을때, 제1 PC 5는, 인그리멘트(increment)를 행하므로, 통상은 씨켄셜(sequential)로 명령이 호출되어 실행된다.
제1도의 제2제어회로 8은, 일치조건 판정회로 72에 스테이터스 워드신호 501은 들어가지 않은 점을 빼고 제1제어회로 7과 동일한 회로로 된다.
판정회로 10은, 상기의 비트 32-1, 32-3을 감시하고, 그것이 "10"인 것, 즉 MP 이동 명령을 검출하면, 제어신호 101로서 이행을 표시하는 신호를 발생하고, 선택회로(MUX)62을 거쳐서 비트군 32-2, 즉 제2 PM에 유지되어 있는 마이크로 프로그램의 선두 어드레스를 제2 PC 6에 셋트함과 동시에 절체회로 9, 91, 92의 절체를 행한다. 또, 비트 32-1, 32-3이 "1"일때, 즉 MP 모오드에서 통상 모오드로의 이동 명령일때는, 제어신호 101로서 복귀를 표시하는 신호를 출력하여, 절체회로 9, 91, 92의 절체를 행한다.
절체회로 9는, 판정회로 10의 출력인 제어신호 101 및 제2제어회로 8의 출력인 제어선 102가 입력되어 제어신호 101로서 이동신호가 부여되었을때는, 그후 제1 PM의 제2연산필드 32, 제2연산 제어필드 33-2를 무효하여, 제2 PM의 연산필드 41, 제어필드 42를 유효하게 한다. 이동신호가 입력될때까지는, 그 역의 동작을 한다.
제어신호 101로서 MP 모오드에서 통상 모오드로의 이행신호가 부여되었을때, 또는 복귀신호가 제어선 102에서 입력되었을때는, 그후는, 제1 PM의 제2연산필드 32, 제2연산 제어필드 33-2을 유효로하여, 제2 PM의 연산필드 41, 제어필드 42를 무효로 한다.
통상 모오드일때는, 제1제어회로 7중의 데코우더 71로 데코우드되는 제2연산제어필드 32-2가 절체회로9를 거쳐서 제2연산부 2의 버스의 절체등을 행한다.
또, 절체회로 91은, 입력된 제어신호 101이 MP 이행신호일때는, 스테이터스 워드신호 502의 제어회로 7로의 공급을 정지하고, 제어신호 101이 복귀신호일때, 또는 복귀명령인 제어선 102가 입력되었을때는, 스테이터스 워드신호 502가 제어회로 7로 공급되도록 하다.
여기서, 스테이터스 신호 502는, 제1제어회로 7중의 일치조건 판정회로 72에 접속되어 제1프로그램중의 조건이 있는 점프 명령의 1개의 조건으로 이용된다. 절체회로 92는, 입력된 제어신호 101이 MP 이행신호일때는, 제어신호 211-1을 무효로 하고, 제어신호 211-2를 유효로 한다. 또, 입력된 제어신호 101이 복귀명령일때, 또는 복귀신호인 제어선 102가 입력되었을때, 제어신호 211-1을 유효로하여, 제어신호 211-2를 무효로 한다.
그리고, 선택회로 MUX 62는, 제2 PC에 로드되는 어드레스를 선택하기 위해서 마련된 것이다. 점프신호 205가 출력되었을때는, 제2 PM에 유지되어 있는 마이크로 프로그램의 연산필드 41이 선택되어서 제2 PC에 로드된다. 역으로, 제어신호 101이 발생하였을때는, MUX 62에 의해서 제1프로그램의 제2연산필드 32-2가 선택되어 제2 PC에 로드된다.
다음에, 본 발명의 동작에 대해서 설명한다.
통상 모오드에 있어서는, 제1 PM에 유지되어 있는 마이크로 프로그램 명령의 제2연산필드 32가, 제2연산부 2에 공급되고, 제1연산필드 31은 물론 제1연산부 1에 공급되어, 이와 같이 해서, 제1 PC 5에 따라서 제1 PM 3에서 점차 호출되는 마이크로 프로그램 명령이, 제1연산부 1과 제2연산부 2의 양쪽을 제어한다.
제1 PM에 유지되어 있는 마이크로 프로그램의 실행중에 MP이동 명령에 부딪치면, 멀티 프로그램 모오드로 이행하고, 이후, 제1연산부 1과 제1제어회로 7은, 제1 PC 5에 따라서 제1 PM 3에서 호출되는 제1프로그램을 실행하고, 이것과 병행해서, 제2연산부 2와 제2제어회로 8은, 제2 PC 6에 따라서 제2 PM 4에서 호출되는 마이크로 프로그램을 실행한다.
다음에, 멀티 프로그램 모오드에서, 통상 모오드로의 복귀를 설명한다. 이 복귀에는, 제2 PM에 유지되어 있는 마이크로 프로그램이 정상으로 완료한 시점에서 통상 모오드로 되돌아갈 경우와, 외부회로의 고장이 검지되는 등의 이유로, 마이크로 프로그램의 도중에서 강제적으로 통상 모오드로 되돌려지는 경우가 있다. 전자를 정상복귀, 후자를 강제복귀하고 부르기로 한다.
정상복귀를 위해서는, 제2 PM에 유지되어 있는 마이크로 프로그램을 위한 명령 셋트중에, 통상 모오드로의 복귀를 지시하는 명령(정상복귀 명령)을 준비하고, 제2프로그램의 기동된 부분의 최후에 이 명령을 둔다. 예를들면, 제3도 b에 도시한 것과 같이, 정상복귀 지시 모오드가 제어 필드 42에 놓여진다.
강제복귀를 위해서는, 예를들면, 제2도 h에 도시한 것과 같이, 제1프로그램 중에 이를 위한 명령을 준비한다.
제2프로그램이 끝났을때에, 통상 모오드에서 실행을 행하게 하기 위해서는, 여러가지 방법이 생각된다. 제2프로그램이 종료가 다소 지연되어도, 그 처리가 완료한다고 간주되는 시점에서, 통상 모오드에서의 실행이 행하여지도록 제1프로그램을 구성할 수 있는 경우에는, 단지, 제1프로그램내의 명령을 차례로 실행하면 된다.
이와 같은 경우는, 정상복귀 명령을 사용하지 않고, 이와 같은 처리가 완료한다고 간주되는 시점에서 강제복귀 명령이 실행되도록 제1프로그램을 구성하여도 좋다. 또, 제2프로그램의 종료를 제1프로그램에 통지하는 것과 같은 방법도 있다.
예를들면, 제7도와 같이, 플래그(flag) 80을 마련하고, 제1 PM에 유지되어 있는 마이크로 프로그램 명령 셋트중에, 이 플래그를 셋트하는 명령(제1제어회로 7내의 데코우더 71로 데코우더되어 프래그 셋트신호 801로서 프래그 80에 가한다)과, 이 프래그가 리셋트되어 있는 것을 조건으로 하는 점프 명령(프래그 상태신호 802로서 제1제어회로 7내의 조건 판정회로 72에 가해져 여기서 점프 제어를 행한다)을 준비하고, 한편, 제2 PM에 유지되어 있는 마이크로 프로그램 명령 셋트중에는, 이 프래그를 리셋트하는 명령(제2제어회로 8중에서, 제1제어부와 마찬가지로 데코우더되어, 프래그 셋트신호 808으로써 프래그 80에 가해진다)을 준비한다. 이들 명령을 이용해서 제1 PM에 유지되어 있는 마이크로 프로그램에 대해서는, 상기 프로그램을 셋트하고 나서 멀티 프로그램 모오드로 이행하고, 이후 적당한 간격으로 상기의 조건이 있는 점프 명령을 실행하도록 프로그램하고, 한편, 제2 PM에 유지되어 있는 마이크로 프로그램의 끝에는 상기의 플래그 셋트 명령과 정상복귀 명령을 놓아둔다.
이와 같이 함으로서, 제2 PM에 유지되어 있는 마이크로 프로그램의 종료할때에, 후라그가 리셋트되어, 절체회로 9가 절체되고, 그후 그렇게 되어 이 시점에서, 제1 PM에 유지되어 있는 마이크로 프로그램이 이것을 검출하고, 통상 모오드에서 실행하여야 할 명령으로 점프해서, 통상 모오드로의 복귀가 행하여 진다. 이와 같이 하는 것에 의해, 제2프로그램의 실행 후, 즉시 통상 모오드에서의 실행이 행하여 진다. 혹은,상기 플래그의 리셋트가 제1프로그램으로의 인터랩트(interrupt)을 일으켜서, 점프시키도록 하여도 좋다 . 또한, 다른 방법으로서, 제2 PM에 유지되어 있는 마이크로 명령 셋트중에 제1 PM에 유지되어 있는 마이크로 프로그램으로의 인터랩트를 행하는 명령을 준비하고, 이것을 제2 PM에 유지하여 있는 마이크로 프로그램의 끝에 두도록 하여도 좋다.
다음에, 통상 모오드와 멀티 프로그램 모오드의 사용구분의 1예를 설명한다. 제1도에 있어서, 제1연산부 1에 접촉된 버스 112, 113과 제2연산부 2에 접속된 버스 212, 213은 2포트(port)메모리 50의 각각 제1 및 제2포트에 접속되어 있다. 제어버스 111, 112는 제1제어회로 7, 제2제어회로 8에서 2포트 메모리 50으로 송출된다. 따라서, 어느 연산부도 2포트 메모리 50에 자유로이 액세스하는 것이 가능하다. 제2연산부 2에 접속된 버스 212, 213은, 또 입출력 모오드 51에도 접속되어 있고, 이로인해 제2연산부 2는 외부와 데이터의 수수를 행할 수가 있다. 버스 절체기 52는 2포트 에모리 50의 제1포트에 대해서, 어드레스 버스 112과 212의 어느 한쪽을 접속한다. 이 버스 절체기 52의 절체동작은 제1 PM에 유지되어 있는 마이크로 프로그램 명령중의 특정한 코오드에 따라 제1제어회로 7의 출력 339에 의해 직접 지시된다.
제1의 형태로서, 앞의 처리로 입력기기로부터의 데이터의 거두어 들이는 것과 2포트 메모리 50내의 데이터의 처리를 병행하여 행하고자 할 경우를 상상한다. 이 상황에 대처할려면, 프로셋서를 멀티 프로그램 모오드의 셋트함과 동시에 버스 절체회로 52를 버스 112쪽으로 절체한다. 이 형태하에서, 제1연산부 1은, 제1 PM에 유지되어 있는 마이크로 프로그램에 따라서, 2포트 메모리 50내의 데이터의 처리를 행하고, 이와 병행해서, 제2연산부 2는 제2 PM에 유지되어 있는 마이크로 프로그램에 따라서 입출력 포트 51을 거쳐서 거두어 들인 입력 데이터를 2포트 메모리 50에 기억시킨다. 따라서, 그 모오드에 있어서는, 만약 데이터의 거두어 들이는 처리에 대기가 필요할 경우에 있어서도, 그 대기는 제2프로그램이 행하여져 정확하게 데이터를 받을 수가 있다. 그리고, 제1프로그램은 그 대기에 관계없이, 최고속도로 데이터 처리가 된다. 즉, 이 모오드는 외부에서 전해진 타이밍으로 데이터가 발생되는 스갸나(scanner)에서 화상을 거두어 들이면서, 동시에 그 데이터를 차례로 처리하는 경우등에 특히 유효하다.
제2의 형태로서 후 처리으로서 2포트 메모리 50내의 데이터를 고속으로 처리할 필요가 있고, 또한 이를 위한 어드레스 계산이 복잡한 경우를 생각한다. 예를들면, 상술과 같이하여 화상을 전 처리하면서 입력한후, 또한 고도의 데이터 처리를 행하는 스텝을 생각하면 데이터 배열이 2차원 혹은 그 이상의 타차원 구조로 되어 있어, 복잡한 어드레스 계산을 필요로 하는 일이 많다. 이 경우에는, 상술의 멀티 프로그램 모오드로 소정의 화소수(畵素數)의 거들어 들이는 것이 종료하면 프로셋서를 통상 모오드에 셋트함과 동시에 버스절체기 52를 버스 212쪽으로 절체한다. 이 형태하에서, 제1연산부 1이 2포트 메모리에서 호출한 데이터의 처리를 행하고 있는 사이에, 제2연산부 2는 다음에 2포트 메모리에서 호출되는 데이터의 어드레스의 계산을 동시에 끝낼 수가 있다.
그리고, 이 제2의 형태는, 통상 모오드로 처리하는 것이 가장 적합하며, MP 모오드의 처리에는 적합치않다. 그 이유는, MP 모오드에서는 2개의 연산부의 서로가 상대의 연산(데이터 처리와 어드레스 계산)과 동기를 취하는 것이 곤란하기 때문이다. 예를들면 데이터 연산을 행하고 있는 제1연산부 1에서 조건 판정과 이에 병행한 점프가 행하여지면, 점프의 유무로 연산에 요하는 프로그램의 모오드 실행 스텝수는 크게변화하여 버리지만, 이것을 제2연산부 2에 전해서, 제2연산부 2에 있어서의 다음의 어드레스 연산을 빨리하든지, 늦게 하든지를 조절하는 것이 필요하게 된다. 이를 실현하기 위해서는, 일회의 어드레스 연산 마다 PM 2행 명령을 사용하든지, 제2연산부 7이 세운 플래그(예를들면, 2포트 메모리 50의 일부를 통상의 "0"으로 하여 두고, 플래그가 세워졌을때 "1"로 한다)를 제1연산부 1이 호출되어 판정하는 등의 명령을 프로그램중에 들여보내는 것이 필요하다. 이와 같은, 나머지 명령의 들여보내는 것을 프로그램 전체를 지연시켜버린다.
단, 일의 연산기에서 데이터 처리와 어드레스 계산을 번갈아서 행하는 것과 비교하면, 단순히 계산하여도 약 2배의 스류 풋(through-put)의 향상이 있고, 또한 단일 연산기에 의한 경우에는 데이터 처리와 어드레스 계산의 교대할때에 레지스터류가 부족하여 산출 데이터를 메모리에 일시적으로 대피시키지 않으면 안되는 것을 고려하면, 실제로는 2개를 초과하는 고속화가 기대된다.
또, 절체회로 9는, 설명의 편의상 독립된 회로로서 표시하였으나, 구조상은 예를들면, 제1제어회로 7등, 다른 회로의 일부를 이루고 있어도 좋다. 또한 제3, 제4등의 절체가 가능한 연산부 및 프로그램 제어기구를 부가하여도 좋다.
또, MP이 행 명령의 다른 변형예로서, 제2도 e에 도시한 것과 같이, 제1프로그램 명령의 제어필드 33으로 PM 이행을 지시하는 코오드를 두어도 좋다. 이 경우에는, 제6도에 도시하는 것과 같이, 판정회로 10은 외견상 제거되고 대신 제1제어회로 7이 제2프로그램의 기동을 위한 제어신호 101을 발생한다. 이 경우에는 제6도에 도시한 것과 같이 제1제어회로중의 데코더 71에서 제어신호 101이 출력되는 것으로 된다. 정상복귀 명령예의 다른 변형예로서 제2프로그램 명령의 연산필드의 특정한 필드를 정상복귀의 지시를 위해서 사용하여도 좋다. 이 경우 이 필드를 감시해서 제어신호 102등을 발생하기 위한 제2판정회로(도시를 생략)을 마련한다.
강제복귀 명령의 다른 변형예로서 제2도 h에 도시한 것과 같이, 제어필드 33에 강제복귀 지시 코오드를 두고 제1제어회로 7이 이를 검출하여 , 상기의 복귀 동작을 제어하도록 하여도 좋다. 단, 이들의 명령 필드 할부(割付)는, 명령의 종류에 의해서 약간 변화한다. 예를들면, 제2도 f에 도시한 것과 같이 점프 명령에서는 제어필드 33에 점프를 표시하는 코오드가 들어가고 제1연산필드 31에 점프전 어드레스가 들어간다.
그리고, 본 실시예에서는, 제1프로그램의 마이크로 명령으로서 제1,제2의 연산부를 제어하는 제1,제2의 필드를 모두 가진 마이크로 명령을 이용하였다. 이와 같은 명령을 이용하면, 제1,제2연산부를 매 싸이클(cycle)제어할 수 있으므로 처리가 고속화된다. 그러나, 본 발명의 제1,제2의 연산부만을 제어하는 필드를 가진 다수개의 마이크로 명령 즉, 수직형의 마이크로 명령을 사용하여도 유효하다.

Claims (9)

  1. 데이터를 처리하는 제1,제2의 연산수단, 상기 제1의 연산 수단만 제어하는 마이크로 명령 및 상기 제1,제2의 연산 수단을 제어하는 마이크로 명령을 포함하며, 제1의 프로그램을 기억하는 제1의 메모리수단, 상기 제2의 연산 수단만 제어하는 마이크로 명령을 포함하며, 제2의 프로그램을 기억하는 제2의 메모리 수단, 상기 제1의 프로그램내의 마이크로 명령을 차례로 호출하고, 호출된 마이크로 명령을 해독하고, 호출된 마이크로 명령이 제1의 연산 수단을 제어하는 마이크로 명령일때 상기 제1의 연산 수단을 제어하기 위하여 상기 제1의 연산 수단에 제1의 제어신호를 공급하고, 호출된 마이크로 명령이 상기 제1,제2의 연산 수단 둘다를 제어하는 마이크로 명령일때 상기 제1,제2의 연산 수단을 제어하도록 제2의 제어신호를 공급하며, 상기 제1의 메모리 수단에 접속되는 제1의 제어 수단, 상기 제2의 프로그램내의 마이크로 명령을 차례로 호출하고, 마이크로 명령을 해독하고, 상기 제2의 연산 수단만 제어하도록 제3의 제어신호를 공급하며, 상기 제2의 메모리 수단에 접속되는 제2의 제어 수단 및 상기 제1,제2의 제어 수단에 접속되고, 이행 마이크로 명령에 따라 상기 제2 또는 제3의 제어신호를 선택하며, 그후에 선택된 제어신호를 상기 제2의 연산 수단에만 공급하는 절체수단을 포함하는 프로셋서.
  2. 특청구의 범위 제1항에 있어서, 상기 절체수단은 제3의 제어신호를 선택한 후에 상기 제1의 프로그램내의 제1의 이행 마이크로 명령에 응답하고, 제2의 제어신호를 선택한 후에 상기 제1 또는 제2의 프로그램내의 제2의 이행 마이크로 명령에 응답하고, 선택된 제2 또는 제3의 제어신호를 상기 제2의 연산 수단에 공급하며, 상기 제2의 연산 수단에 의해 제2의 프로그램의 제어하에 처리하는 기동신호를 공급하도록 제1의 프로그램내의 상기 제1의 이행 마이크로 명령에 응답하는 수단을 포함하는 프로셋서.
  3. 특허청구의 범위 제1항에 있어서, 제1의 프로그램내의 적어도 상기 제2의 연산 수단을 제어하는 상기 마이크로 명령의 각각은 제1,제2의 연산 수단을 제어하는 제1,제2의 필드를 가지며, 상기 제1의 제어수단은 상기 제2의 연산 수단을 제어하는 마이크로 명령의 제1,제2의 필드를 해독하고 각기 제1,제2의 제어신호를 발생하는 수단을 포함하는 프로셋서.
  4. 특허청구의 범위 제2항에 있어서, 제2의 이행 마이크로 명령은 상기 제2의 프로그램내의 마이크로 명령이며, 상기 제2의 제어 수단은 제2의 이행 마이크로 명령에 따라서 상기 제1의 제어수단에 제3의 제어신호의 선택 종료를 통지하는 수단을 포함하는 프로셋서.
  5. 특허청구의 범위 제4항에 있어서, 상기 통지하는 수단은 제2의 이행 마이크로 명령에 따라서 셋트하는 플래그 수단을 포함하며, 상기 제1의 제어 수단은 상기 플래그 수단의 출력에 따라서 제1의 프로그램으로부터 다음에 폐치되는 마이크로 명령을 선택하는 수단을 포함하는 프로셋서.
  6. 특허청구의 범위 제2항에 있어서, 상기 절체수단은 그후에 제1의 프로그램내의 제3의 이행 마이크로 명령에 따라서 제2의 제어신호를 선택하는 수단을 포함하는 프로셋서.
  7. 특허청구의 범위 제2항에 있어서, 상기 제2의 제어 수단은 제1의 이행 마이크로 명령에 의해 지정되는 어드레스를 갖는 마이크로 명령으로부터 제2의 프로그램내의 마이크로 명령을 차례로 호출하는 수단을 포함하는 프로셋서.
  8. 특허청구의 범위 제2항에 있어서, 상기 제1,제2의 연산수단은 상기 제1,제2의 연산 수단의 각각에 의한 연산의 결과로서 제1,제2의 분기 조건 판정신호를 발생하는 수단을 포함하며, 상기 제1의 제어 수단은 제1,제2의 분기 조건 판정신호를 입력하고 제1또는 제2의 분기조건 판정신호가 제1 또는 제2의 프로그램내의 마이크로 명령중의 하나에 의해 지정되는 분기 조건을 만족하는가를 판정하는 제1의 일치 판정수단을 포함하며, 상기 제2의 제어 수단은 제2의 분기 조건 판정신호롤 입력하고 제2의 분기 조건 판정신호가 제2의 프로그램내의 마이크로 명령중의 하나에 의해 지정되는 분기조건을 만족하는가를 판정하는 제2의 일치 판정 수단을 포함하고, 상기 제3의 절체 수단은 제1의 프로그램내의 마이크로 명령중의 제1의 명령 및 제2의 프로그램내의 마이크로 명령증의 제2의 명령에 따라서 제1,제2의 일치 판정 수단중의 하나에 제2의 분기조건 판정신호를 선택적으로 공급하는 수단을 포함하며, 상기 수단은 마이크로 명령중 제1의 명령의 호출에서 마이크로 명령중 제2의 명령이 호출될때까지의 기간에 제2의 분기 조건 판정신호를 제2의 일치 판정수단에 공급하며, 상기 기간과는 다른 기간동안 제2의 분기 조건 판정 신호를 상기 제1의 일치 판정수단에 공급하는 프로셋서.
  9. 특허청구의 범위 제2항에 있어서, 또, 상기 제1의 연산수단과 상기 제3의 메모리 수단사이의 제1의 데이터 전송 및 상기 제2의 연산 수단과 상기 제3의 메모리 수단사이의 제2의 데이터 전송을 병렬로 실행시키기 위해 상기 제1,제2의 연산수단에 접속되는 제3의 메모리 수단을 포함하는 프로셋서.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0719246B2 (ja) * 1988-01-11 1995-03-06 三洋電機株式会社 デジタル信号処理装置
US5056006A (en) * 1988-09-12 1991-10-08 General Electric Company Parallel processor with single program storage and sequencer and simultaneous instruction processing
US5546592A (en) * 1989-06-26 1996-08-13 Ncr Corporation System and method for incrementing memory addresses in a computer system
US5150468A (en) * 1989-06-30 1992-09-22 Bull Hn Information Systems Inc. State controlled instruction logic management apparatus included in a pipelined processing unit
JP2943112B2 (ja) * 1989-09-13 1999-08-30 三洋電機株式会社 デジタル信号処理装置
DE3931924A1 (de) * 1989-09-25 1991-04-04 Standard Elektrik Lorenz Ag Steuerung der zeitlichen zuordnung von datenverarbeitungsleistung einer rechenanlage
US5301345A (en) * 1991-05-03 1994-04-05 Motorola, Inc. Data processing system for performing a shifting operation and a constant generation operation and method therefor
JP3055999B2 (ja) * 1992-03-16 2000-06-26 日本電気株式会社 マイクロプログラム制御装置群
US5509129A (en) * 1993-11-30 1996-04-16 Guttag; Karl M. Long instruction word controlling plural independent processor operations
US5781750A (en) * 1994-01-11 1998-07-14 Exponential Technology, Inc. Dual-instruction-set architecture CPU with hidden software emulation mode
US5542059A (en) * 1994-01-11 1996-07-30 Exponential Technology, Inc. Dual instruction set processor having a pipeline with a pipestage functional unit that is relocatable in time and sequence order
US5481684A (en) * 1994-01-11 1996-01-02 Exponential Technology, Inc. Emulating operating system calls in an alternate instruction set using a modified code segment descriptor
US5673407A (en) * 1994-03-08 1997-09-30 Texas Instruments Incorporated Data processor having capability to perform both floating point operations and memory access in response to a single instruction
US5524265A (en) * 1994-03-08 1996-06-04 Texas Instruments Incorporated Architecture of transfer processor
JPH07271744A (ja) * 1994-03-31 1995-10-20 Matsushita Electric Ind Co Ltd 並列計算機
US5685009A (en) * 1994-07-20 1997-11-04 Exponential Technology, Inc. Shared floating-point registers and register port-pairing in a dual-architecture CPU
US5481693A (en) * 1994-07-20 1996-01-02 Exponential Technology, Inc. Shared register architecture for a dual-instruction-set CPU
JP2766191B2 (ja) * 1994-08-05 1998-06-18 三洋電機株式会社 デジタル信号処理装置及び信号処理方法
JP3022186B2 (ja) * 1994-08-05 2000-03-15 三洋電機株式会社 デジタル信号処理装置
JPH0950312A (ja) * 1995-05-31 1997-02-18 Mitsubishi Electric Corp Ｆａコントローラのデータ処理方法
US6317820B1 (en) * 1998-06-05 2001-11-13 Texas Instruments Incorporated Dual-mode VLIW architecture providing a software-controlled varying mix of instruction-level and task-level parallelism
JP3830683B2 (ja) 1998-12-28 2006-10-04 富士通株式会社 Ｖｌｉｗプロセッサ
EP1247195A4 (en) * 1999-12-22 2005-01-05 Ubicom Inc SYSTEM AND METHOD FOR MULTITHREADING WORKING ON COMMAND LEVEL IN AN EMBEDDED PROCESSOR WITH ZERO-TIME CONTEXT SWITCHING
US7308686B1 (en) 1999-12-22 2007-12-11 Ubicom Inc. Software input/output using hard real time threads
US7120783B2 (en) * 1999-12-22 2006-10-10 Ubicom, Inc. System and method for reading and writing a thread state in a multithreaded central processing unit
US6578135B1 (en) * 2000-01-11 2003-06-10 Broadcom Corporation Method and apparatus for performing addressing operations in a superscalar superpipelined processor
US7010612B1 (en) 2000-06-22 2006-03-07 Ubicom, Inc. Universal serializer/deserializer
US6684342B1 (en) 2000-06-22 2004-01-27 Ubicom, Inc. Apparatus and method of dynamic and deterministic changes in clock frequency for lower power consumption while maintaining fast interrupt handling
US7047396B1 (en) 2000-06-22 2006-05-16 Ubicom, Inc. Fixed length memory to memory arithmetic and architecture for a communications embedded processor system
US7822950B1 (en) 2003-01-22 2010-10-26 Ubicom, Inc. Thread cancellation and recirculation in a computer processor for avoiding pipeline stalls
JP5495707B2 (ja) * 2009-10-16 2014-05-21 三菱電機株式会社 並列信号処理装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3651482A (en) * 1968-04-03 1972-03-21 Honeywell Inc Interlocking data subprocessors
US3631405A (en) * 1969-11-12 1971-12-28 Honeywell Inc Sharing of microprograms between processors
US3980992A (en) * 1974-11-26 1976-09-14 Burroughs Corporation Multi-microprocessing unit on a single semiconductor chip
US4001788A (en) * 1975-03-26 1977-01-04 Honeywell Information Systems, Inc. Pathfinder microprogram control system
JPS6049332B2 (ja) * 1977-01-31 1985-11-01 株式会社東芝 マイクロプログラム制御方式
US4156279A (en) * 1977-11-22 1979-05-22 Honeywell Information Systems Inc. Microprogrammed data processing unit including a multifunction secondary control store
DE3009121C2 (de) * 1980-03-10 1982-02-18 Siemens AG, 1000 Berlin und 8000 München Mikroprogramm-Steuereinrichtung
US4430707A (en) * 1981-03-05 1984-02-07 Burroughs Corporation Microprogrammed digital data processing system employing multi-phase subroutine control for concurrently executing tasks
JPS57155666A (en) * 1981-03-20 1982-09-25 Fujitsu Ltd Instruction controlling system of vector processor

Also Published As

Publication number Publication date
DE3587213T2 (de) 1993-07-01
EP0180227A2 (en) 1986-05-07
EP0180227A3 (en) 1990-11-14
KR860004355A (ko) 1986-06-20
EP0180227B1 (en) 1993-03-24
DE3587213D1 (de) 1993-04-29
JPS61110256A (ja) 1986-05-28
US4821187A (en) 1989-04-11
JPH0550022B2 (ko) 1993-07-27

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