JPS6389931A - １つ又は複数のプログラムを複数の演算部で実行可能なプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラムによって、データを処理するプロ
セッサに係り、特に画像処理のように高速性を要求され
、これを複数の演算部で実行するプロセッサに関する。

〔従来の技術〕

データ処理装置の処理速度を増すために、複数のプロセ
ッサを結合して並行動作を行なわせることは、古くから
知られている。例えば、インテル社の“Ｃｏｍｐｏｎｅ
ｎｔ　Ｄａｔａ　Ｃａｔａｌｏｇ”１９８１年版第７−
５１〜７−５７．７−６４〜７−７５頁には。

高速処理のために、入出カプロセッサ８０８９、あるい
は数値演算プロセッサ８０８７が、ＣＰＵとしてのプロ
セッサ８０８６又は８０８８と結合されて、並行動作を
行なう形態が示されている。

〔発明が解決しようとする問題点〕

前記の入出カプロセッサ８０８９は、ＣＰＵから起動さ
れると、それ独自のプログラムに従って独立に処理を進
める。この型の結合は、各プロセッサ間で起動、処理終
了通知、などのための通信が必要である。それ故この形
態は、独立性の強い並列処理には適するが、高速でしか
も小刻みな処理が多く必要とされる場合においては、前
記の通信のためのプログラムの実行がオーバヘッドとな
って、処理速度は遅くなってしまうという問題があった
。

また、前記の数値演算プロセッサ８０８７は、前記８０
８９とは逆に、はぼ完全にＣＰＵに隷属し、ＣＰＵが逐
次的に取出してくる単一プログラムの命令中の一部（浮
動小数点演算、特殊関数計算など）の実行を分担するに
すぎない。この型の結合は、通信プログラムによるオー
バヘッドがないという点では優れている。

しかしながら、この形態では、ＣＰＵとしてのプロセッ
サ８０８６用の１つのプログラム中にＣＰＵとしてのプ
ロセッサ８０８６用の命令とは別に数値演算プロセッサ
８０８７用の命令を埋め込み、ＣＰＵとしてのプロセッ
サ８０８６がこの命令を検知したとき、数値演算プロセ
ッサ８０８７にこの命令の解読信号を送り、その命令に
対応する処理を数値演算プロセッサ８０８７にまかせる
という方式を採っているため、プログラム中に数値演算
プロセッサ８０８７用の命令の実行が何らかの理由で遅
延されたとき、ｃｐｕとしてのプロセッサ８０８６用の
命令の実行も遅延されてしまうという問題があった。

したがって、このように、一方の処理が遅延されるおそ
れがあるときには、その処理および他方の処理は別々の
プログラムで実行できることが望ましい。

本発明の目的は、複数のプログラム又は、一つのプログ
ラムを適宜切りかえて複数の演算部を用いて、低オーバ
ヘッドで実行できるプロセッサを提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明では第１及び第２の演
算部と、第１演算部を制御する第１のマイクロ命令と第
１及び第２演算部を制御する第２のマイクロ命令とを記
憶する第１プログラムメモリと、第２演算部を制御する
マイクロ命令を記憶する第２プログラムメモリと、第１
プログラムメモリに接続されて第１演算部、第２演算部
を制御する第１制御手段と、第２プログラムメモリに接
続されて第２演算部を制御する第２制御手段とからなり
、全演算部が第１制御手段の制御下に置かれる通常モー
ドと、第１演算部は第１制御手段の制御下に第２演算部
は第２制御手段の制御下に置かれるマルチプログラムモ
ードとの切替をプログラムメモリに記憶されているマイ
クロ命令に応じて行なうようにした。

〔作用〕

本発明のプロセッサでは、第１及び第２の演算部と、第
１演算部を制御する第１のマイクロ命令と少くとも第２
演算部を制御する第２のマイクロ命令とを記憶する第１
プログラムメモリと、第２演算部を制御する第３のマイ
クロ命令を記憶する第２プログラムメモリと、第１プロ
グラムメモリに接続されて第１演算部、第２演算部を制
御する第１制御手段と、第２プログラムメモリに接続さ
れて第２演算部を制御する第２制御手段とが設けられ、
通常モードにおいては、全演算部が第１制御手段の制御
下に置かれて、第１プログラムメモリに記憶されている
各マイクロ命令が第１及び第２の演算部を制御し、これ
らの演算部の並行動作により各命令が実行される。しか
し、マルチプログラムモードにおいては、第１′／ｉＬ
算部は第１制御手段の制御下に、第２演算部は第１制御
手段から切離されて、第２制御手段の制御下に置かれて
、第１プログラムメモリに記憶されているマイクロ命令
が第１演算部を制御し、第２プログラムメモリに記憶さ
れているマイクロ命令が第２演算部を制御する。従って
、このモードにおいては、２つの独立したプログラムの
並走による高速処理が行なわれる。通常モードからマル
チプログラムモードへの切替えは、第１プログラムメモ
リに記憶されている特定のマイクロ命令に応じて行なわ
れる。

マルチモードから通常モードへの切替えは、第１プログ
ラムメモリに記憶されている他のマイクロ命令に応じて
行なわれてもよいし、第２プログラムメモリに記憶され
ている特定のマイクロ命令に応じて行なわれてもよい。

このように構成されたプロセッサにおいては、並列に実
行したい二つの処理の内、互いに同期して処理可能なも
のは、一つのプログラムの制御下で二つの演算部を用い
て実行でき、一方の処理が何らかの理由で遅延するおそ
れがあるときは、二つのプログラムの制御下で該二つの
演算部を別々に用いて実行できるように切り換えること
ができ且つ前記目的は達成される。

〔実施例〕

第１図は、本発明の一実施例を示す。第１演算部１及び
第２演算部２は、データにに対する演算やアドレス計算
などを行なう。第１プログラムメモリ部３は、第１演算
部のみを制御するマイクロ命令と第１．第２演算部の両
方を制御するマイクロ命令を保持し、第１プログラムカ
ウンタ５に従って１命令ずつ読出される。

また、第２プログラムメモリ部４は、第２演算部のみを
制御するマイクロ命令を保持し、第２プログラムカウン
タ６に従って一命令ずつ読出される。

第１制御回路７は、第１ＰＭに保持されているマイクロ
プログラム命令の制御フィールド３３に応答して、第１
プログラムカウンタ５の更新又は変更を行なう。また、
第１ＰＭに記憶されている命令をデコーダ７１で解読し
、その信号を第１演算部１．バス切替器５２、第２演算
部２切替回路９２．２ボートメモリ５０に出力し、第１
演算部で行なねる演算に対する制御、バス切替器５２の
切替の制御、第２演算部で行なわれる演算に対する制御
、２ボートメモリ５０の制御等を行なう。

第２制御回路８は、第２ＰＭに保持されているマイクロ
プログラム命令の制御フィールド４２に応答して第２プ
ログラムカウンタ６の更新又は変更を行なう。また、第
２ＰＭに記憶されている命令をデコーダ７１で解読し、
その信号を第２演算部２と切替回路９１．９２に出力し
、第２演算部２で行なわれる演算に対する制御と、切替
回路９１゜９２の切替の制御を行なう。

第１制御回路の中の判定回路１０は、ＰＭに保持されて
いるマイクロプログラム中のマルチプログラムモード移
行命令や強制復帰命令に応答して、第２ＰＣＢの設定及
び切替回路９の切替を制御する。

５は第１プログラムカウンタであり、第１プログラムメ
モリ３に記憶されている命令が順次読出されるようにす
る。

６は第２プログラムカウンタであり、第１プログラムメ
モリ６に記憶されている命令が順次読出されるようにす
る。

２ボートメモリ５０は、第１演算部１及び第２演算部２
、第１制御回路７、第２制御回路８に接続され、どちら
の演算部からも自由にアクセスできるようになっている
、演算部、制御回路との通信については、制御信号は、
制御バス１１１゜２１１を介して、アドレスはアドレス
バス１１２゜２１２を介して、そしてデータの援受はデ
ータバス１１３，２１３を介して行なわれる。

切替回路９は、第１ＰＭに保持されているマイクロ命令
の第２演算フイールド３２又は第２プログラムのマイク
ロ命令の演算フィールド４１を切替えて、第２演算部２
に供給する。また、第１ＰＭに保持されているマイクロ
命令の第２演算制御フィールド３３−２又は第２ＰＭに
保持されているマイクロ命令の制御フィールド４２を切
替えて第２演算部２と供給する。５１は入出力ボートで
あり、外部とのデータの援受を行なう。

第２図（Ａ）は、第１ＰＭに保持され第１及び第２の演
算部を制御するためのマイクロ命令の基本的なフォーマ
ットを示す。第２図（Ｂ）は第１ＰＭに保持され第１演
算部のみを、制御するためのマイクロ命令のフォーマッ
トを示す。本実施例は、水平型のマイクロプログラムを
実行するプロセッサであり、第１演算フイールド３１は
第１演算部１の動作を指示し、第２演算フイールド３２
は通常第２演算部の動作を指示する。制御フィールド３
３は、総合的な制御すなわちバスの切替や、入出カシ−
ケンスの制御に関する制御情報のためのフィールドであ
る。制御フィールド３３は第１制御フィールド３３−１
と第２制御フィールド３３−２の２つに分かれていてバ
スの制御等の命令が入っている。第１制御フィールド３
３−１は第１演算部１の制御を行ない、第２制御フィー
ルド３３−２は第２演算部２の制御を行なう。通常モー
ドにおける通常の命令においては、第２図（Ｃ）に示す
ように第２演算フイールド３２中の先頭ビット３２−１
と次のビット３２−３が“０３１となるようにセットさ
れ、同フィールドの残余のビット群３２−２が第２演算
部２の動作内容を規定する。第２図（Ｄ）は、通常モー
ドからＭＰモードへの移行命令の一例を示す図である。

この命令は、第２演算フイールド３２中の先頭のビット
３２−１が“１”で次のビット３２−３がｉｔ　Ｏ”あ
り、同フィールドの残余のビット群３２−２は、起動す
べき第２プログラムの先頭のアドレスを示す。

第２図（Ｇ）は、ＭＰモードから通常モードへの移行の
命令の一例を示す図である。

この命令は、第２演算フイールド３２中の先頭ビット３
２−１がｉｅ　Ｏ”で次のビット３２−３を“１”にす
ることによって実現される。このとき、残余のビット群
３２は使われていない。

第３図（Ａ）は、第２ＰＭに保持されるマイクロプログ
ラムの命令のフォーマットを示す。演算フィールド４１
は第２演算部２の動作を指示し、制御フィールド４２は
第１プログラム命令の制御フィールド３３と同様である
。

以下、第１図に示されている各部分について詳細に説明
する。

第４図に、第１演算部１の詳細を示す。１２１はアリス
メテイツク・ロジカル・ユニット（ＡＬｔｌ）であり、
加減算やシフトなどを行なう。レジスタ群１２２に記憶
されたデータあるいはデータバス１１３から入力される
データがＡＬＵ１２１の２つの入力となり、その一方の
入力は選択回路（ＭＰＸ）１２３によって選択される。

この選択にはマルチプレクサ制御信号３３４が用いられ
る。又、ＡＬＵ１２１へ供給すべきデータの選択は、レ
ジスタ群選択信号３３３によってもなされる。なおこの
レジスタ群選択信号３３３とレジスタ群書込信号３３７
によって指定すると、選択されたレジスタに、ＡＬＵＩ
２１の出力データあるいはデータバス１１３からのデー
タを書込むことができる。その選択は、マルチプレクサ
制御信号３３１によって制御されるＭＰＸ１２４によっ
てなされる。

ＡＬＵＩ２１の出力データは、トライステート制御回路
１２６を介して、データバス１１３に向けて出力される
。この制御は制御、＠３３８によってなされる。

又、このときバス制御回路１２７が、同じ信号３３８に
よって切換えられ、データバスの入出力の向きが反転さ
れる。

レジスタ群の中のレジスタは選択回路（ＭＰＸ）１２５
に接続されており、マルチプレクサ制御信号３３２によ
って選択された１つのレジスタ内のデータが、アドレス
バス１１２に出力されるようになっている。ここで、マ
ルチプレクサ制御信号３３１．８３２，３３４、レジス
タ群選択信号３３３、レジスタ群書込信号３３７、制御
線３３８は、第１制御回路７から出力されたものである
。

また、第２演算部２は第５図に示すように第１演算部１
と同一の回路からなる。マルチプレクサ制御信号３３１
Ａ、３３２Ａ、３３４Ａ、レジスタ群選択信号３３３Ａ
、レジスタ群書込信号３３７Ａ、制御線３３８Ａは第１
制＃回路７から出力されたものである。マルチプレクサ
制御信号３３１Ｂ、３３２Ｂ、３３４Ｂ、レジスタ群選
択信号３３３Ｂ、レジスタ群書込信号３３７Ｂ、制御線
３３８Ｂは第２制御回路８から出力されたものである。

ここで、第５図において、３３１Ａ、３３１Ｂなどのよ
うに最後に１１　Ａ　ＩＩ　、　　ｉｌ　１３″′の記
号がついている信号は、第６図に示されている３３１な
どの文字Ａ、Ｂがついていない参照番号の信号と同じも
のを示す。

第１図の第１制御回路７の詳細を説明する。デコーダ７
１が制御フィールド３３中の第１制御フィールド３３−
１．第２制御フィールド３３−２をデコードし、その命
令コードに応じてマルチプレクサ制御信号３３１，３３
１Ａ、３３２゜３３２Ａ、３３４，３３４Ａ、レジスタ
群選択信号３３３，３３３Ａあるいはジャンプ命令であ
ることを示すジャンプ信号３３５，３３５Ａジヤンプ命
令に伴うジャンプ条件信号３３６，３３６Ａを出力する
。この他、レジスタ群書込信号３３７゜３３７Ａ等も出
力されるまた、制御パス１１１と２１１−１が送出され
る。ジャンプ命令の場合には一致条件判定回路７２は第
１演算部からのステータスワード信号５０１および第２
演算部からのステータスワード信号５０２とジャンプ条
件信号３３６が一致した時、一致信号３４０を出力する
。

この一致信号とジャンプ信号３３５はアンド回路７３を
通して、ＰＣロード信号１０５として出力され、これは
第１ＰＣ５のロード信号となる。第１ＰＣ５はこの信号
１０５が入力されたとき、第２Ｆ図に示すように、第１
演算フイールド３１にコーディングされている、ジャン
プ先アドレスを、ＰＣの新しい値としてロードする。す
なわちジャンプが実行される。ＰＣロード信号１０５が
入力されないとき第１ＰＣ５はインクリメントを行なう
ので、通常はシーケンシャルに命令が読み出され実行さ
れる。第１図の第２制御回路８は、一致条件判定回路７
２にステータスワード信号５０１が入らないという点を
除き第１制御回路７と同一の回路からなる。判定回路１
０は、前記のビット３２−１．３２−３を監視し、それ
が１１１０　Ｉｔであることつまり移行命令を検出する
と制御信号１０１として移行を示す信号を発生して、選
択回路（ＭＰＸ）６２を介してビット群３２−２、すな
わち第２ＰＭに保持されているマイクロプログラムの先
頭アドレスを第２ＰＣＢにセットすると同時に切替回路
９９２．９２の切替を行なう。また、ビット３２−１．
３２−２が、Ｋｌ　０１　ＩＴのときつまり、ＭＰモー
ドから通常モードへの移行命令のときは制御信号１０１
として復帰を示す信号を出力し切替回路９，９１．９２
の切替えを行なう。

切替回路９は、判定回路１０の出力である制御信号１０
１及び第２制御回路８の出力である制御線１０２が入力
された制御信号１０１として移行信号が与えられたとき
はその後節１ＰＭの第２演算フイールド３２、第２演算
制御フィールド３３−２を無効にし、第２ＰＭの演算フ
ィールド４１制御フイールド４２を有効にする。移行信
号が入力されるまでは、その逆の動作をする。制御信号
１０１としてＭＰモードから通常モードへの移行信号が
与えられたとき、又は、復帰信号が制御線１０２から入
力されたときは、その後は第１ＰＭの第２演算フイール
ド３２、第２演算制御フィールド３３−２を有効にし、
第２ＰＭの演算フィールド４１、制御フィールド４２を
無効にする。通常モードのときは第１制御回路７の中の
デコーダ７１でデコードされる第２演算制御フィールド
３３−２が切替回路９を介して第２演算部２のバスの切
替等を行なう。

切替回路９１は、入力された制御信号１０１がＭＰ移行
信号のときはステータスワード信号５０２の制御回路７
への供給を停止し、制御信号１０１が復帰信号のとき又
は復帰命令である制御線１０２が入力されたときはステ
ータスワード信号５０２が制御回路７へ供給されるよう
にする。

ここで、ステータスワード信号５０２は第１制御回路７
の中の一致条件判定回路７２に接続され、第１プログラ
ム中の条件付ジャンプ命令の１つの条件として利用され
る。切替回路９２は、入力された制御信号１０１がＭＰ
移行信号のときは制御信号２１１−１を無効にし、制御
信号２１１−２を有効にする。また、入力された制御信
号１０１が復帰信号のとき又は、復帰信号である制御線
１０２が入力されたとき、制御信号２１１−１を有効に
し、制御信号２１１−２を無効にする。

なお、選択回路ＭＰＸ６２は、第２ＰＣにロードされる
アドレスを選択するために設けられたものである。ジャ
ンプ信号２０５が出力されたときは、第２ＰＭに保持さ
れているマイクロプログラムの演算フィールド４１が選
択されて第２ＰＣにロードされる。逆に、制御信号１０
１が発生したときは、ＭＰＸ６２によって第１プログラ
ムの第２演算フィールド３２−２が選択されて第２ＰＣ
にロードされる。

次に、本発明の動作について説明する。

通常モードにおいては、第１ＰＭに保持されているマイ
クロプログラム命令の第２演算フイールド３２が第２演
算部２に供給され、第１演算フイールド３１はもちろん
第１演算部１に供給され、かくて、第１ＰＣ５に基づき
第１．ＰＭ３から逐次読出されるマイクロプログラム命
令が、第１演算部１と第２演算部２の双方を制御する。

第１ＰＭに保持されているマイクロプログラムの実行中
にＭＰ移行命令に遭遇すると、マルチプログラムモード
に移行し、以後、第１演算部１と第１制御回路７は、第
１ＰＣ５に従って第１ＰＭ３から読出される第１プログ
ラムを実行し、これと並行して、第２演算部２と第２制
御回路８は、第２ＰＣＢに従って第２ＰＭ４から読出さ
れるマイクロプログラムを実行する。

次に、マルチプログラムモードから通常モードへの復帰
を説明する。この復帰には、第２ＰＭに保持されている
マイクロプログラムが正常に完了した時点で通常モード
に戻る場合と、外部回路の故障が検知された等の理由で
、マイクロプログラムの途中で強制的に通常モードに戻
される場合とがある。前者を正常復帰、後者を強制復帰
と呼ぶことにする。

正常復帰のためには、第２ＰＭに保持されているマイク
ロプログラムのための命令セット中に通常モードへの復
帰を指示する命令（正常復帰命令）を用意し、第２プロ
グラムの起動された部分の最後にこの命令を置く。例え
ば第３図（Ｂ）に示すように正常復帰指示コードが制御
フィールド４２に置かれる。

強制復帰のためには、例えば第２図（Ｈ）に示すように
第１プログラム中にそのための命令を用意する。

第２のプログラムが終了時に通常モードでの実行を行な
わせるためにはいろいろな方法が考えられる。第２プロ
グラムの終了が多少遅延しても、その処理が完了すると
見込まれる時点で、通常モードでの実行が行なわれるよ
うに第１プログラムを構成できる場合には、単に第１プ
ログラム内の命令も順次実行するのみでよい。このよう
な場合は正常復帰命令を用いないで、このような処理が
完了すると見込まれる時点で強制復帰命令が実行される
ように第１プログラムを構成してもよい。

また、第２プログラムの終了を第１−プログラムに通知
するような方法もある。例えば、第７図のようにフラグ
８０を設け、第１ＰＭに保持されているマイクロプログ
ラム命令セット中に、このフラグをセットする命令（第
１制御回路７内のデコーダ７１でデコードされフラッグ
セット信号８０１としてフラグ８０に加えられる）と、
このフラグがリセットされていることを条件とするジャ
ンプ命令（フラッグ状態信号８０２として第１制御回路
７内の条件判定回路７２に加えられここでジャンプ制御
を行なう）を用意し、他方、第２ＰＭに保持されている
マイクロプログラム命令セット中には、このフラグをリ
セットする命令（第２制御回路８の中で第１＃御部と同
様にデコードさ九フラッグセット信号８０３としてフラ
ッグ８０に加えられる）を用意する。これらの命令を用
いて、第１ＰＭに保持されているマイクロプログラムに
ついては、前記フラグをセットしてからマルチプログラ
ムモードに移行し、以後適当な間隔で前記の条件付ジャ
ンプ命令を実行するようにプログラムし、他方、第２Ｐ
Ｍに保持されているマイクロプログラムの末尾番白土前
記のフラグリセット命令と正常復帰命令を置いておく。

こうすることにより、第２ＰＭと保持されているマイク
ロプログラムの終了時にフラグがリセットされ、切替回
路９が切替わりその後熱るべき時点で第１ＰＭに保持さ
れているマイクロプログラムがこれを検出し、通常モー
ドで実行すべき命令ヘジャンプして、通常モードへの復
帰が行なわれる。こうすることにより第２プログラムの
実行後すぐに通常モードでの実行が行なえる。あるいは
、前記フラグのリセットが第１プログラムへの割込みを
起こして、ジャンプさせるようにしてもよい。更に別の
方法として、第２ＰＭに保持されているマイクロプログ
ラム命令セット中に第１ＰＭに保持されているマイクロ
プログラムへの割込みを行なう命令を用意し、これを第
２ＰＭに保持されているマイクロプログラムの末尾に置
くようにしてもよい。

次に、通常モードとマルチプログラムモードの使い分け
の一例を説明する。第１図において、第１演算部１に接
続されたバス１１２，１１３と第２演算部２に接続され
たバス２１２，２１３は、２ボートメモリ５０のそれぞ
れ第１及び第２ポートに接続されている。制御バス１１
１，１１２は、第１制御回路７、第２制御回路８から２
ボートメモリ５０へ送出される。したがって、どちらの
演算部も２ポートメモリ５０に自由にアクセスすること
が可能である。第２演算部２に接続されたバス２１２，
２１３は、また、入出力ポート５１゛にも接続されてお
り、これにより、第２演算部２は、外部とデータの授受
を行なうことができる。バス切替器５２は、２ポートメ
モリ５ｏの第１ボートに対して、アドレスバス１１２と
２１２のどちらか一方を接続する。このバス切替器５２
の切替動作は、第１ＰＭに保持されているマイクロプロ
グラム命令中の特定のコードに応じ、第１制御回路７の
出力３３９により、直接指示される。

第１の態様として、前処理として入力機器からのデータ
の取込みと、２ボートメモリ５ｏ内のデータの処理とを
、並行して行ないたい場合を想定する。この状況に対処
するには、プロセッサをマルチプログラムモードにセッ
トするとともに、バス切替回路５２をバス１１２側に切
替える。この形態の下で、第１演算部１は、第１ＰＭに
保持されているマイクロプログラムに従って、２ポート
メモリ５０内のデータの処理を行ない、それと並行して
、第２演算部２は、第２ＰＭに保持されているマイクロ
プログラムに従って、入出力ボート５１を経て取込んだ
入力データを２ポートメモリ５０に書込む。したがって
、このモードにおいてはたとえデータ取込処理に待合せ
が必要な場合であっても、その待合せは第２プログラム
が行ない、正しくデータを受は取ることができる。そし
て第１プログラムは、その待合せに関係なく最高スピー
ドでデータ処理ができる。すなわち、このモードは、外
部で決められたタイミングでデータが発生するスキャナ
から画像を取り込みつつ、同時にそのデータを順次処理
する場合などに特に有効である。

第２の態様として、後処理として２ポートメモリ５０内
のデータを高速で処理する必要があり、かつ、そのため
のアドレス計算が複雑な場合を想定する。例えば、前述
のようにして画像を前処理しながら入力した後、更に゛
高速のデータ処理を行う、ステップを考えると、データ
配列が２次元あるいはそれ以上の多次元構造となってい
て、複雑なアドレス計算を必要とすることが多い。この
場合には、前述のマルチプログラムモードで所定の画素
数の取込みが終了すると、プロセッサを通常モードにセ
ットするとともに、バス切替器５２をバス２１２側に切
替える。この形態の下で、第１演算部１が２ポートメモ
リから読出したデータの処理を行なっている間に、第２
演算部２は次に２ポートメモリから読出すべきデータの
アドレスの計算を同時に済ませることができる。

なお、この第２の態様は、通常モードで処理するのが最
適であって、ＭＰモードでの処理には適さない。何故な
ら、ＭＰモードでは、２つの演算部のお互いが相手の演
算（データ処理とアドレス計算）と同期をとることが困
難であるからである。

例えば、データ演算を行なっている第１演算部１で、条
件判定とそれに伴うジャンプが行なわれると、ジャンプ
の有無で演算に要するプログラムの実行ステップ数は大
きく変わってしまうが、これを第２演算部２に伝えて、
第２演算部２における次のアドレスの演算を早めたり遅
めたり調整することが必要となる。これを実現する為に
は、１回のアドレス演算毎に、ＭＰ移行命令を使うとか
、第２演算部７が立てたフラッグ（例えば２ボートメモ
リ５０の１部を通常は“０”にしておき、フラッグが立
ったとき１′１”とする。）を第１演算部１が読み出し
て判定する等の命令をプログラム中に組込むことが必要
である。このような余分な命令の組込みは、プログラム
全体の実行を遅くしてしまう。単一の演算器でデータ処
理とアドレス計算を交互に行なうのと比較すれば、単純
に見積っても約２倍のスループットの向上があり、更に
、単一演算器による場合には、データ処理とアドレス計
算の交代時に、レジスタ類が不足して、算出データをメ
モリに一時的に退避させねばならないことを考慮すれば
、実際には２倍を越す高速化が期待できる。

また、切替回路９は、説明の都合上、独立した回路とし
て示したが、構造上は、例えば第１制御回路７など、他
の回路の一部をなしていてもよい。

更に、第３．第４等の切替可能な演算部及びプロダラム
制御機構を付加してもよい。

また、ＭＰ移行命令の他の変形例として、第２図（Ｅ）
に示すように、第１プログラム命令の制御フィールド３
３にＭＰ移行を指示するコードを置いてもよい。その場
合には、第６図に示すように、判定回路１０は見掛上除
去され１代りに、第１制御回路７が第２プログラムの起
動のための制御信号１０１を発生する。この場合は、第
６図に示すように第１制御回路の中のデコーダ７１から
制御信号１０１が出力されることになる。

正常復帰命令の他の変形例として、第２プログラム命令
の演算フィールドの特定のビットを、正常復帰の指示の
ために用いてもよい。この場合、このビットを監視して
制御信号１０２等を発生するための第２判定回路（図示
省略）を設ける。

強制復帰命令の他の変形例として、第２図（Ｈ）に示す
ように、制御フィールド３３に強制復帰指示コードを置
き、第１制御回路７がこれを検出して前記の復帰動作を
制御するようにしてもよい。

ただし、これらの命令のフィールド割付けは、命令の種
類によって若干変化する。

例えば、第２図（Ｆ）に示すように、ジャンプ命令では
制御フィールド３３にジャンプを示すコードが入り、第
１演算フイールド３１にジャンプ先アドレスが入る。

なお、本実施例では第１プログラムのマイクロ命令とし
て、第１．第２の演算部を制御する第１゜第２のフィー
ルドをもとに有するマイクロ命令を用いた。このような
命令を用いると、第１．第２演算部を再サイクル制御で
きるので、処理が高速化される。しかし、本発明は、第
１．第２の演算部の一方のみを制御するフィールドを有
する複数のマイクロ命令、すなわち、垂直型のマイクロ
命令を用いても有効である。

〔発明の効果〕

本発明によれば、複数の演算部の制御モードを処理すべ
き内容に応じて、プログラム実行中に切替えて、動作さ
せることを可能としたので、一方の演算部の状態によっ
て他の演算部が待たされることや、演算部間の同期や通
信のためのプロゲラムのオーバヘッドが大きくなるとい
うことを回避できる。それ故、処理の内容によらず、常
に各演算部を無駄なく利用することができる。

【図面の簡単な説明】

第１図は、本発明によるプロセッサの一実施例を示すブ
ロックダイヤグラムである。第２図（Ａ）は、第１プロ
グラムメモリ３に保持されている第１及び第２の演算部
を制御するためのマイクロ命令のフォーマットを示す図
である。第２図（Ｂ）は、第１プログラムメモリ３に保
持されている第１の演算部を制御するためのマイクロ命
令のフォーマットを示す図である。第２図（Ｃ）は、通
常モードにおけるマイクロ命令のフォーマットを示す図
である。第２図（Ｄ）は、通常モードからマルチモード
への移行命令の一例を示すフォーマットである。第２図
（Ｅ）は、通常モードからマルチモードへの移行命令の
他の例を示すフォーマットである。第２図（Ｆ）は、ジ
ャンプ命令を示すフォーマットである。第２図（Ｇ）は
、マルチモードから通常モードへの移行命令の一例を示
すフオーマットである。第２図（Ｈ）は、マルチモード
から通常モードへの強制復帰命令を示すフォーマットで
ある。第３図（Ａ）は、第２プログラムメモリ４に保持
されているマイクロ命令のフォーマットを示す。第３図
（Ｂ）は、マルチモードから通常モードへの正常復帰命
令を示すフォーマットである。第４図は、第１図のプロ
セッサの第１演算部１のブロックダイヤグラムを示す図
である。 第５図は、第１図のプロセッサの第２演算部２のブロッ
クダイヤグラムを示す図である。第６図は、本発明によ
るプロセッサの他の実施例のブロックダイヤグラムであ
る。第７図は、本発明によるプロセッサのさらに他の実
施例のブロックダイヤグラムである。 第３記 （Ｂ） 第４図

Claims (1)

1. 【特許請求の範囲】 １、それぞれデータに対する演算を実行する第１、第２
   の演算手段と、 該第１の演算手段を制御する複数の第１のマイクロ命令
   および少くとも該第２の演算手段を制御する複数の第２
   のマイクロ命令とからなる第１のプログラムを記憶する
   第１のメモリと、該第２の演算手段を制御する第３のマ
   イクロ命令からなる第２のプログラムを記憶する第２の
   メモリと、 該第１のメモリに接続され、該第１のプログラム内の複
   数の第１又は第２のマイクロ命令を順次読み出し、解読
   し、読み出されたマイクロ命令が該第１のマイクロ命令
   のときには該第１の演算手段を制御する第１の制御信号
   を該第１の演算手段に出力し、読み出されたマイクロ命
   令が該第２のマイクロ命令のときには少くとも該第２の
   演算手段を制御する第２の制御信号を出力する第１の手
   段と、該第２のメモリに接続され、 該第２のプログラム内の複数の第３のマイクロ命令を順
   次読み出し、解読し、該第２の演算手段を制御する第３
   の制御信号を出力する第２の手段と、 該第１、第２の手段に接続され、該第２と第３の制御信
   号を切換えて該第２演算手段に供給する第３の手段とを
   有するプロセッサ。 ２、該第３の手段は、該第１のプログラム内の第１の命
   令に応答して、それ以後は該第３の制御信号を選択し、
   該第１又は第２のプログラム内の第２の命令に応答して
   それ以降は該第２の制御信号を選択し、選択された第１
   又は第２の制御信号を該第２の演算手段に供給し該第１
   の命令に応答して該第２のプログラムの起動信号を該第
   ２の手段に出力する第３の手段とからなる第１項のプロ
   セッサ。 ３、該複数の第２のマイクロ命令の各々は、該第１、第
   ２の演算手段を制御する第１、第２のフィールドを有し
   、該第１の手段は、該第２のマイクロ命令の各々の該第
   １、第２のフィールドを解読して該第１、第２の制御信
   号をそれぞれ出力する手段を有する第１項のプロセッサ
   。 ４、該第２の命令は該第２のプログラムに設けられて、
   該第２の手段は該第２の命令に応答して該第２の命令に
   よる切換えを該第１の手段に通知する手段を有する第２
   項のプロセッサ。 ５、該通知する手段は、該第２の命令に応答してセット
   されるフラグ手段を有し、 該第１の手段は、該フラグ手段の出力に応答して次に読
   み出すべき、該第１のプログラム内の命令を選択する手
   段を有する第４項のプロセッサ。 ６、該第３の手段は該第１のプログラムに設けられた第
   ３の命令に応答して、以後該第２の制御信号を選択する
   手段を有する第３項のプロセッサ。 ７、該第２の手段は該第３のマイクロ命令の内該第１の
   命令にて指定されるアドレスのマイクロ命令から順次マ
   イクロ命令を読み出す手段を有する第２項のプロセッサ
   。 ８、該第１、第２の演算手段は、それぞれでの演算の結
   果としてそれぞれ第１、第２の分岐条件判定信号を出力
   する手段を有し、該第１の手段は該第１、第２の分岐判
   定信号が入力され、該複数の第１、又は第２のマイクロ
   命令の一つで指定される分岐条件を該第１又は第２の分
   岐判定信号が満すか否かを判定する第１の一致判定手段
   を有し、 該第２の手段は、該第２の分岐判定信号が入力され、該
   複数の第３のマイクロ命令で指定される分岐条件を該第
   ２の分岐判定信号が満すか否かを検出する第２の一致判
   定手段を有し、該第３の手段は、該第２の分岐判定信号
   を切りかえて該第１、第２の一致判定手段に供給する手
   段であつて、該第１の命令および該第２の命令に応答し
   、該第２の分岐判定信号を該第２の命令が読み出されて
   から、該第２の命令が読み出されるまでの間、該第２の
   一致判定手段に供給し、それ以外の間は該第１の一致判
   定手段に供給する手段を有する第２項のプロセッサ。 ９、該第１、第２の演算手段に接続され、第３のメモリ
   であつて該第１の演算手段と該第３のメモリとの間のデ
   ータ転送および第２の演算手段と該第３のメモリとの間
   のデータ転送を並列に実行することができるものを有す
   る第２項のプロセッサ。 １０、該第１の手段は該第１のマイクロ命令の一つに応
   答して、該第３のメモリと該第１の演算手段との間のデ
   ータ転送を制御する第４の制御信号を該第３のメモリに
   供給し、該第２のマイクロ命令の一つに応答して該第３
   のメモリと該第２の演算手段との間のデータ転送を制御
   する第５の制御信号を発生する手段を有し、 該第２の手段は該第３のマイクロ命令の一つに応答して
   該第３のメモリと該第２の演算手段の間のデータ転送を
   制御する第６の制御信号を発生する手段を有し、 該第３の手段は、該第５と第６の制御信号を切りかえて
   該第３のメモリに供給する手段であつて、該第１の命令
   が発生された後該第２の命令が発生されるまでの間該第
   ６の制御信号を選択して該第３のメモリに供給し、それ
   以外の間は該第５の制御信号を選択して該第３のメモリ
   供給する手段を有する第２項のプロセッサ。