JPS61110256A - 複数の演算部を有するプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プログラム制御式のプロセッサに関し、特に
、複数の演算部を有し、信号処理や画像処理に適したプ
ロセッサに関する。

〔発明の背景〕

データ処理装置の処理速度を増すために、複数のプロセ
ッサを結合して並行動作を行なわせることは、古くから
知られている。例えば、インテル社の−Ｃｏｍｐｏｎｅ
ｎｔ　ｐａｔａ　Ｃａｔａｌｏｇ”　１９８１年版第７
−５１〜７−５７．７−６４〜７−７５頁−には、高速
処理のために、入出カプロセッサ８０８９、あるいは数
値演算プロセッサ８０８７が、ＣＰＵとしてのプロセッ
サ８０８６又は８０８８と結合されて、並行動作を行な
う形態が示されている。

前記の入出カプロセッサ８０８９は、ＣＰＵから起動さ
れると、それ独自のプログラムに従って独立に処理を進
める。この型の結合は、各プロセッサの独立性が強いた
め、起動、処理終了通知、タイミング調整などのための
通信プログラムを必要とする。信号処理や画像処理のよ
うに、高速でしかも小刻みな処理が多く必要とされる分
野においては、前記の通信プログラムの実行がオーバヘ
ッドとなって、充分な処理速度を得るのが困難である。

また、前記の数値演算プロセッサ８０８７は、前記８０
８９とは逆に、はぼ完全にＣＰＵに隷属し、ＣＰＵが逐
次的に取出してくる単一プログラムの命令中の一部（浮
動小数点演算、特殊関数計算など）の実行を分担するに
すぎない。この型の結合は、通信プログラムによるオー
バヘッドがない代りに、独立性の強い複数のプログラム
ルーチンを並行して実行するには適していない。

〔発明の目的〕

本発明４目的は、複数の演算部の協同形態が必要に応じ
て変更されることにより、高速かつ柔軟な処理能力を備
えたプロセッサを、提供することにある。

〔発明の概要〕

本発明によれば、複数の演算部と第１及び第２のプログ
ラム制御機構とが設けられ、通常モードにおいては、全
演算部が第１プログラム制御機構の制御下に置かれて、
単一のプログラム（第１プログラム）に属する各命令が
全演算部を制御し、これらの演算部の並行動作により各
命令が高速に実行される。しかし、マルチプログラムモ
ードにおいては、第２プログラム制御機構が並行して動
作し、演算部の一部は、第１プログラム制御機構から切
離されて、第２プログラム制御機構の制御下に置かれ、
別のプログラム（第２プログラム）の命令によって制御
される。したがって、このモードにおいては、２つの独
立したプログラムの並走による高速処理が行なわれる。

通常モードからマルチプログラムモードへの切替えは、
第１プログラム中の特定の命令に応じて遂行される。

マルチプログラムモードから通常モードへの切替えは、
第２プログラム中の特定の命令に応じて行なわれてもよ
いし、第１プログラム中の他の特定命令に応じて行なわ
れてもよい。

〔発明の実施例〕

第１図は、本発明の一実施例を示す。第１演算部１及び
第２演算部２は、周知の算術論理演算器（ＡＬＵ）、レ
ジスタ群及びそれらに対する制御回路を有し、データに
対する演算やアドレス計算などを行なう。外部（外部メ
モリ、入出力機器等）との通信については、制御信号（
リード／ライト信号等）は制御バス１１１，２１１に送
出され、アドレスはアドレスバス１１２，２１２に送出
され、そして、データの授受はデータバス１１３゜２１
３を介して行なわれる。第１プログラムメモリ部３及び
第２プログラムメモリ部４（以下それぞれ第１ＰＭ及び
第２ＰＭと略記）は、それぞれ第１プログラム及び第２
プログラムを保持し、それらの内容は、それぞれ第１プ
ログラムカウンタ５及び第２プログラムカウンタ６（以
下それぞれ第１ＰＣ及び第２ＰＣと略゛記）に従って、
１命令ずつ読出される。

第２図（ａ）は、第１プログラムの命令の基本的なフォ
ーマットを示す。第１演算フイールド３１は第１演算部
１の動作を指示し、第２演算フイールド３２は通常第２
演算部の動作を指示する。

制御フィールド３３は、総合的な制御とシーケンスの制
御に関する制御情報のためのフィールドである。第３図
は、第２プログラムの命令のフォーマットを示す。演算
フィールド４１は第２演算部２の動作を指示し、制御フ
ィールド４２は第１プログラム命令の制御フィールド３
３と同様である。

ただし、これらの命令のフィールド割付けは、命令の種
類によって若干変化する。

第１制御回路７は、第１プログラム命令の制御フィール
ド３３に応答して、分岐に伴う判断や、第１ＰＣ５の更
新又は変更などを行なう。第２制御回路８は、第２プロ
グラム命令の制御フィールド４２及び第２ＰＣ６に関し
て、前記と同様に機能する。切替回路９は、第１プログ
ラム命令の第２薄算フイールド３２又は第２プログラム
命令の演算フィールド４２を切替えて、第２演算部２に
供給する。判定回路１０は、後で詳述するように、第１
プログラム中のマルチプログラムモード移行命令（以下
ＭＰ移行命令と略記）に応答して、第２　Ｐ　（：　６
、第２制御回路８及び切替回路９を制御する。

通常モードにおいて、切替回路９は、第１プログラム命
令の第２演算フイールド３２を第２演算部２に供給し、
第１演算フイールド３１はもちろん第１演算部１に供給
され、かくて、第１ＰＣ５に基づき第１ＰＭ３から逐次
読出される第１プログラム命令が、第１演算部１と第２
演算部２の双方を制御する。すなわち、通常モードにお
いては、両演算部が協同して第１プログラムを実行する
。

第１プログラムの実行中にＭＰ移行命令に遭遇すると、
マルチプログラムモードに移行し、以降、第２プログラ
ムの実行が、第２演算部２を用いて、第１プログラムと
並行して行なわれる。ＭＰ移行命令の一例を第２図（ｂ
）に示す。この命令は、第２演算フイールド３２中の特
定のビット３２−１に“１”を持ち、このとき、同フィ
ールドの残余のビット群３２−２は、起動すべき第２プ
ログラムの先頭アドレスを示す。なお、通常命令におい
ては、ビット３２−１はＫ　ＯＩＩで、ビット群３２−
２が第２演算部２の動作内容を規定することになる。

判定回路１０は、前記のビット３２−１を監視し、それ
が１″であることを検出すると、制御信号１０１を発生
して、ビット群３２−２、すなわち第２プログラムの先
頭アドレスを第２ＰＣ６にセットするとともに、第２制
御回路８を起動し、かつ、切替回路９を切替えて、第２
プログラム命令の演算フィールド４１が第２演算部２に
供給されるようにする。以後、第１演算部１と第１制御
回路７は、第１ＰＣ５に従って第１　ＰＭ３から読出さ
れる第１プログラムを実行し、これと並行して、第２演
算部２と第２制御回路８は、第２ＰＣ６に従って第２Ｐ
Ｍ４がら読出される第２プログラムを実行する。

ＭＰ移行命令の変形として、第１演ηフイールド３１に
移行指示コード又はピントを置き、第２演算フイールド
３２の全部を第２プログラム先頭アドレスに割当てても
よい。この場合、判定回路１０は、いうまでもなく、第
１演算フイールド３１を監視することになる。

また、他の変形として、第２図（Ｃ）に示すように、第
１プログラム命令の制御フィールド３３ＫＭＰ移行を指
示するコードを置いてもよい。その場合には、第５図に
示すように、判定回路１゜は見掛上除去され、代りに、
第１制御回路７が第２プログラムの起動のための制御信
号１０１を発生する。

次に、マルチプログラムモードから通常モードへの復帰
を説明する。この復帰には、第２プログラムが正常に完
了した時点で通常モードに戻る場合と、外部状況の異常
等により第２プログラムの途中で強制的に通常モードに
戻される場合とがある。前者を正常復帰、後者を強制復
帰と呼ぶことにする。

正常復帰のためには、第２プログラムのための命令セッ
ト中に通常モードへの復帰を指示する命令（正常復帰命
令）を用意し、第２プログラムの最後にこの命令を置く
。正常復帰指示コードが制御フィールド４２に置かれる
命令形式の場合、この命令を検出した第２制御回路８は
、ＭＰモードへの移行時と逆に、第２制御回路自身を停
止させるとともに１制御線１０２により切替回路９を復
旧し、第２演算部２に対する第１プログラム命令の第２
演算フイールド３２の供給を再開させ、同時にその旨を
第１制御回路７に通知する。別の形態として、第２プロ
グラム命令の演算フィールドの特定のビットを、正常復
帰の指示のために用いてもよい。この場合、このビット
を監視して制御信号１０２等を発生するための第２判定
回路（図示省略）を設ける。

強制復帰のためには、第１プログラム中にそのための命
令を用意する。この命令は、例えば、第２演算フイール
ド３２中の他の特定のビットをｔｌ　ＩＩｔにすること
Ｋよって実現され１１判定１烙１０がこのピノ、トを検
出して、制御信号１０１により前述の復帰動作を行なわ
せる。あるいは、制御フィールド３３に強制復帰指示コ
ードを置き、第１制御回路７がこれを検出して前記の復
帰動作を制御するようにしてもよい。

前記のような強制復帰機構があれば、正常復帰命令は必
ずしも必要でない。例えば、フラグを設け、第１プログ
ラム命令セツト中に、このフラグをセットする命令と、
このフラグかりセントされていることを条件とするジャ
ンプ命令を用意し、他方、第２プログラム命令セツト中
には、このフをセットしてからマルチプログラムモード
に移行し、以後適当な間隔で前記の条件付ジャンプ命令
を実行するとともに、そのジャンプ先に前記強制復帰命
令を置くようにプログラムし、他方、第２プログラムの
末尾には前記のフラグリセット命令を置いておく。こう
することにより、第２プログラムの終了時にフラグがリ
セットされ、その後熱るべき時点で第１プログラムがこ
れを検出し、強制復帰命令にジャンプして、通常モード
への復帰が行なわれる。あるいは、前記フラグのりセン
トが第１プログラムへの割込みを起こして、強制復帰命
令を実行させるようにしてもよい。更に別の方法として
、第２プログラム命令セツト中に第１プログラムへの割
込みを行なう命令を用意し、これを第２プログラムの末
尾に置くようにしてもよい。

次に、通常モードとマルチプログラムモードの使い分け
の一例を説明する。第５図において、第１演算部１に接
続されたバス１１１〜１１３と第２演算部２に接続され
たバス２１１〜２１３は、２ボートメモリ５０のそれぞ
れ第１及び第２ボートに接続されている。したがって、
どちらの演算部も２ボートメモリ５０に自由にアクセス
することが可能である。第２演算部２に接続されたバス
２１１〜２１３は、また、入出力ポート５１にも接続さ
れており、これにより、第２演算部２は、外部とデータ
の授受を行なうことができる。バス切替器５２は、２ボ
ートメモリ５０の第１ポートに対して、アドレスバス１
１２ど２１２のどちらか一方を接続する。このバス切替
器５２の切替動作は、切替命令に代わる特定アドレスへ
の書込命令が実行されたときに、その書込内容によシ制
御される。ただし、この制御は、第１プログラム命令中
の特定のビット又はコードに応じる適当な回路（例えば
第１制御回路７）Ｋより、直接指示されるようにしても
よい。

第１の態様として、入力機器からのデータの取込みと、
２ボートメモリ５０内のデータの処理とを、いずれも早
急に行ないたい場合を想定する。

この状況に対処するには、プロセッサをマルチプログラ
ムモードにセットするとともに、バス切替回路５０をバ
ス１１２側に切替える。この形態の下で、第１演算部１
は、第１プログラムに従ッテ、２ボートメモリ５０内の
データの処理を行ない、それと並行して、第２演算部２
は、第２プログラムに従って、入出力ボート５１を経て
取込んだ入力データを２ボートメモリ５０に書込む。し
だがつて、たとえデータ取込処理に待合せ等の渋滞が生
じても、そのために２ボートメモリ５０内のデータの処
理が遅れるおそれはない。

第２の態様として、２ボートメモリ５０内のデータを高
速で処理する必要があり、かつ、そのためのアドレス計
算が複雑な場合を想定する。例えば、画像処理において
は、データ配列が２次元わるいはそれ以上の多次元構造
となっていて、複雑なアドレス計算を必要とすることが
多い。この場合には、プロセッサを通常モードにセット
するとともに、バス切替器５２をバス２１２側に切替え
る。この形態の下で、第１演算部１があるデータの処理
を行なっている間に、第２演算部２は次のデータのアド
レスの計算を済ませておき、この間、通信のためのオー
バヘッドはない。単一の演算器でデータ処理とアドレス
計算を交互に行なうのと比較すれば、単純に見積っても
約２倍のスループットの向上があり、更に、単一演算器
による場合には、データ処理とアドレス計算の交代時に
ルジスタ類が不足して、算出データをメモリに一時的に
拠避させねばならないことを考慮すれば、実際には２倍
を越す高速化が期待できる。

なお、第１ＰＭ、第２ＰＭ及びデータ用メモリ（前記実
施例における外部メモリ）は、別個独立のものとするの
が、高速化の観点からは有利であるが、設計条件によっ
ては、例えば第１ＰＭとデータ用メモリを一体化するな
どの、一体化も可能である。また、切替回路９は、説明
の都合上、独立した回路として示したが、構造上は、例
えば第１制御回路７など、他の回路の一部をなしていて
もよい。更に、第３．第４等の切替可能な演算部及びプ
ログラム制御機構を付加してもよい。

〔発明の効果〕

本発明によれば、通常モードとマルチプログラムモード
を使い分けることによって、複数の演算部に、仕事の性
質に応じた効率の良い形態で並行動作を行なわせること
ができる。すなわち、通常モードでは、グロセノサ間の
通信のためのオーバヘッドなしに、複数の演算部の並行
動作による高速処理が行なわれ、他方、マルチプログラ
ムモードでは、独立性の強い２つの仕事を、互に他方の
遅速と無関係に、並行して進めることにより、高速化が
達成される。したがって、柔軟性に富み、コストパフォ
ーマンスの高い高速プロセッサが提供される。

【図面の簡単な説明】

第１図は本発明の一実施例のブロックダイヤグラム、第
２図及び第３図は第１図の装置のだめの命令のフォーマ
ット図、第４図は本発明の他の実施例のブロックダイヤ
グラム、第５図は本発明の一応用例のブロックダイヤグ
ラムである。 １・・・第１演算部、２・・・第２演算部、３・・・第
１プログラムメモリ部、４・・・第２プログラムメモリ
部、５・・・第１プログラムカウンタ、６・・・第２プ
ログラムカウンタ、７・・・第１制御回路、８・・・第
２制御回路、９・・・第２演算部に対する制御の切替回
路、１０・・・モード切替命令判定回路。

Claims (1)

1. 【特許請求の範囲】 １、複数の演算部と、第１プログラムに従つて前記複数
   の演算部のすべてを制御しうる第１制御部と、起動され
   ると前記第１制御部と並行に動作して第２プログラムに
   従い前記複数の演算部の一部を制御する第２制御部と、
   前記第１プログラム中の特定の命令に応答して前記第２
   制御部を起動するとともにこの第２制御部により制御さ
   れる演算部を前記第１制御部から切離す手段と、動作中
   の前記第２制御部を停止させるとともにこの第２制御部
   に制御されていた演算部を前記第１制御部に接続する手
   段とを備えたプロセッサ。 ２、特許請求の範囲１において、その最後に記載された
   手段が前記第２プログラム中の特定の命令に応答して動
   作するプロセッサ。 ３、特許請求の範囲１において、その最後に記載された
   手段が前記第１プログラム中の他の特定の命令に応答し
   て動作するプロセッサ。 ４、特許請求の範囲１において、その最後に記載された
   手段が、前記第２プログラム中の特定の命令に応答して
   動作する部分と、前記第１プログラム中の他の特定の命
   令に応答して動作する部分とからなるプロセッサ。