JPH07210541A - デジタル信号処理装置及び信号処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 外部からのデータ転送を容易としたデジタル
処理装置を実現する。 【構成】 デジタルデータを記憶する一対の記憶回路の
記憶開始位置を示す先頭アドレスデータ、デジタルデー
タを一対の記憶回路に転送する動作回数を示すループデ
ータ、及び、一対の記憶回路のうち記憶動作を行わせる
記憶回路を指定する記憶回路指示データから成る複合デ
ータを、インターフェイス回路から取り出し、アドレス
指定回路とループカウンタと一対の記憶回路の各々の記
憶動作を制御する記憶制御レジスタとに複合データの各
々をセットし、ループカウンタにセットされた回数だけ
インターフェイス回路からデジタルデータを順次取り出
して一対の記憶回路に転送し、記憶制御レジスタにセッ
トされた指示データに対応する記憶回路にのみ、転送さ
れたデジタルデータを先頭アドレスから順に記憶させ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時系列で入力されるデ
ータを所定のアルゴリズムに基いて処理し、時系列デー
タとして出力するデジタル信号処理装置及び信号処理方
法に関する。

【０００２】

【従来の技術】一般に、音声や画像等のように我々の周
囲に存在する原始情報源は、アナログ信号であることが
多い。このアナログ信号をデジタル的な手法によって処
理するシステムがデジタル信号処理装置（デジタル・シ
グナル・プロセッシング・システム：ＤＳＰシステム）
である。

【０００３】近年、デジタル回路のＬＳＩ化が急速に進
み、ワンチップ上にＤＳＰシステムが容易に実現できる
ようになり、更に、アナログ信号処理に比べて高精度処
理が可能、パラメータの設定により任意の特性が安定し
て均一に得られる、無調整化が可能となる等の特徴を有
するため、ＤＳＰシステムが急速に実用化されるように
なった。また、ＤＳＰシステムの応用範囲は、音声信号
処理、通信信号処理、計測信号処理、画像信号処理、地
震波信号処理、水中音響信号処理等に広がり利用されて
いる。

【０００４】また、オーディオ分野に於いてもＣＤ（コ
ンパクト・ディスク）プレーヤやＤＡＴ（デジタル・オ
ーディオ・テープ）プレーヤの如く、オーディオ信号の
デジタル処理化が進むに伴って、オーディオ信号をデジ
タル処理するＤＳＰシステムが実用化されている。従来
のＤＳＰシステムは、デジタルフィルタを容易に形成で
きるように図１２に示すアーキテクチャを有している。

【０００５】図１２に於いて、データバス（１）には、
入出力回路（Ｉ／Ｏ）（２）、データＲＡＭ（３）、乗
算器（４）、演算回路（ＡＬＵ）（５）、アキュームレ
ータ（ＡＣＣ）（６）等が接続され、データＲＡＭ
（３）の出力とデータＲＯＭ（７）の出力が乗算器
（４）に接続され、乗算器（４）の乗算結果出力がＡＬ
Ｕ（５）の一方の入力に印加されている。これらの各回
路は、プログラムＲＯＭ（８）から順次読み出される命
令を解読するデコーダ（９）からその命令に応じて出力
されるマイクロコード信号によって制御される。

【０００６】デジタルフィルタの実現に於いては Ｙ＝Ａ・Ｘi＋Ｂ・Ｘi-1＋Ｃ・Ｘi-2…… という形の積和演算が繰返し表われる。このデジタルフ
ィルタをＤＳＰシステムで実現する場合には、フィルタ
内の節点の計算順序を決定して、プログラムを作成し、
そのプログラムをプログラムＲＯＭ（８）に格納すると
共にデータＲＯＭ（７）内に計算式の定数を格納してお
く。そして、プログラムを実行することにより、積和演
算が為され、演算結果はデータＲＡＭ（３）に順次記憶
される。

【０００７】

【発明が解決しようとする課題】図１２に示されたＤＳ
Ｐシステムをオーディオ分野に使用した場合、グラフィ
ックイコライザ機能、バス・トレブル、ラウドネス、ロ
ーブースト機能、サラウンド効果機能等のオーディオに
必要な機能を実現できるが、オーディオ信号は左と右の
２チャンネルの信号があるため、上述の機能を実現する
ための処理を左と右のチャンネルの信号に各々施さなけ
ればならない。また、左と右のチャンネルを独立して特
性を変えるためには、各々異なった定数をデータＲＯＭ
に書き込んでおかなければならない。

【０００８】従って、ＣＤプレーヤやＤＡＴプレーヤで
は、信号のサンプリング周期が４４．１ＫＨｚや４８Ｋ
Ｈｚのように高い周波数であるため、上述の機能を実現
するための処理をすべてサンプリング周期の間に、左と
右のチャンネルの各々に実行し終えなければならない。
ゆえに、ＤＳＰシステムの処理速度に応じては、上述の
機能のいずれかが実現できなくなることもある。即ち、
ＤＳＰシステムのスループットが悪くなる欠点があっ
た。

【０００９】

【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、デジタルデータを転送す
るための一対のデータバスと、該データバスに各々接続
された一対のデジタル処理手段と、該一対のデジタル処
理手段の動作を予めプログラムされた手順に従って同時
に制御する制御手段と、外部に接続される記憶装置にア
ドレスデータを送り、デジタルデータの送受を行うため
の外部メモリインターフェイス手段と、外部から印加さ
れるデジタルデータを外部から印加される制御信号に基
いて入力し、その入力された複数のデジタルデータを定
められた順序に従って前記一対のデータバスに転送する
と共に、一対のデータバスに送出された処理済のデータ
を外部に出力するインターフェイス手段と、該インター
フェイス手段から一対のデータバスに送出されたデジタ
ルデータを一対のデジタル処理手段の内部に記憶させる
か否かを制御する記憶制御レジスタ手段と、前記一対の
データバス間に互いのデジタルデータを交換するデジタ
ルデータ交換手段と、前記一対のデータバスの一方又は
両方に送出されたデータが設定され、そのデータに基い
てジャンプ条件を制御する条件分岐制御手段とを備えた
ものであり、更に、前記デジタル処理手段は、外部接続
される記憶装置の特定メモリ領域を巡回してアクセスす
るためのアドレスデータ、入力されたデジタルデータに
乗算される係数を作成するための定数「１」、「ａ」、
「ｂ」、デジタルフィルタを構成するための係数、処理
前及び処理中のデジタルデータ等を記憶する記憶手段
と、乗算手段及び演算手段とを備え、また、前記制御回
路は、プログラムを記憶するプログラムメモリ手段と、
該プログラムメモリ手段のアドレスを指定するプログラ
ムカウンタ手段と、前記プログラムメモリ手段から読み
出された命令を解読するデコーダ手段と、前記一対のデ
ータバスの一方あるいは両方に接続されてジャンプ先の
アドレスデータが設定されるジャンプアドレス手段と、
該ジャンプアドレス手段に設定されたジャンプ先アドレ
スを選択的に前記プログラムカウンタ手段に印加するマ
ルチプレクサ手段と、前記一対のデータバスの一方ある
いは両方に接続され、同じ命令の実行回数が設定される
ループカウンタとを備えることにより、定められた期間
内に効率よく多くの機能を達成することを目的とする。

【００１０】

【作用】上述した手段に於いて、外部メモリインターフ
ェイス手段を介して外部接続された記憶装置の特定メモ
リ領域を巡回アクセスする場合、デジタル処理手段の記
憶手段からアドレスデータを読み出して演算手段でイン
クリメントあるいはデクリメントし、その結果が特定メ
モリ領域の境界でないときにはその結果を出力し、特定
メモリ領域の境界であるときには記憶手段に記憶されて
いる所定値を出力する動作が単一の命令で行われ、その
出力のアドレスデータを再び記憶手段に転送すると共に
アドレスデータに特定メモリ領域の先頭アドレスを加算
して実アドレスデータを作成し、外部メモリインターフ
ェイス手段に送出することにより、外部接続された記憶
装置のアクセスが容易になる。

【００１１】また、外部から入力されたデジタルデータ
をデジタル処理手段で処理中にオーバーフローが生じた
場合、次に入力されるデジタルデータに乗算する係数を
調整するために、記憶手段に記憶された定数「１」、
「ａ」、「ｂ」（ａ＜１、ｂ＞１）を選択し、そのとき
の係数に乗算することによって入力されたデジタルデー
タのレベルをオーバーフローが生じない大きさに調整す
る。

【００１２】また、デジタル処理手段内の記憶手段に外
部からデータを書き込む場合、書き込むデジタルデータ
とそのデータ数を示す値、書き込み先アドレス、及び、
一対のデジタル処理手段のいずれかを指示するデータの
複合データをインターフェイス手段に印加し保持させる
と、最初に複合データがインターフェイス手段から取り
出され、制御手段のループカウンタ手段、記憶手段のア
ドレスを指定するアドレス指定手段、及び記憶制御レジ
スタ手段に各々のデータがセットされ、これらに基いて
書き込まれるべきデータがそのデータ数だけインターフ
ェイス手段から取り出され、記憶手段に書き込まれるの
で、外部からのデータ転送が容易になる。

【００１３】更に、デジタルデータ交換手段によって、
一対のデータバスに送出されたデジタルデータ、あるい
は、一対のデジタル処理手段の内部データを一命令の実
行によって互いに交換することが可能になる。また、制
御手段内に設けられたジャンプアドレスレジスタ手段に
インターフェイス手段を介してジャンプ先アドレスデー
タを外部からセットすることにより、ジャンプ命令や条
件分岐命令の実行時に、プログラムカウンタ手段にジャ
ンプアドレスレジスタ手段のアドレスデータが転送され
るため、プログラムの流れを外部から制御することが可
能となる。

【００１４】更に、条件分岐制御手段内の条件設定レジ
スタ手段に設定されたデータにより、各々のデジタル処
理手段に接続されたフラグ手段の出力を選択し、ジャン
プ制御信号を発生するために、一方のデジタル処理手段
のみ、あるいは、他方のデジタル処理手段のみ条件が成
立した場合、あるいは、いずれか一方のデジタル処理手
段の条件が成立した場合、両方のデジタル処理手段の条
件が成立した場合をプログラムあるいは外部からのデー
タで選択することができる。

【００１５】上述の作用により、機能の向上と共に動作
の効率化が図られ、デジタル信号処理装置のスループッ
トが向上するのである。

【００１６】

【実施例】図１は、本発明の実施例を示すブロック図で
あり、一対のデータバス（ＢＵＳ１）（ＢＵＳ２）（１
１）と、該データバス（ＢＵＳ１）（ＢＵＳ２）（１
１）に接続されたデジタル処理回路（１２）（１３）
と、同様にデータバス（ＢＵＳ１）（ＢＵＳ２）（１
１）に接続されたデータ入出力回路（１４）、インター
フェイス回路（１５）、外部メモリインターフェイス回
路（１６）、データ交換レジスタ（１７）と、データバ
ス（ＢＵＳ２）に接続された記憶制御レジスタ（１
８）、条件分岐制御回路（１９）と、データバス（ＢＵ
Ｓ２）に接続され、前記各回路の動作を制御する制御回
路（２０）とから構成されたオーディオ信号処理用のＤ
ＳＰシステムであり、このＤＳＰシステムはワンチップ
半導体素子上に集積されるものである。

【００１７】データバス（１１）は、各々８ビット×３
の２４ビットで構成される。データ入出力回路（１４）
は、入力端子ＩＮに外部から印加された１６ビットの左
チャンネルと右チャンネルのサンプリングデータ（例え
ば、ＣＤプレーヤの場合はサンプリング周波数が４４．
１ＫＨｚでサンプリングされたデジタルデータ）をシリ
アルに入力し、右チャンネルのデータはデータバスＢＵ
Ｓ１に、左チャンネルのデータはデータバスＢＵＳ２に
送出し、更に、データバスＢＵＳ１に送出された処理済
の右チャンネルのデータとデータバスＢＵＳ２に送出さ
れた処理済の左チャンネルのデータを受け取り、出力端
子ＯＵＴから交互にシリアル出力するものである。

【００１８】データ処理回路（１２）は右チャンネルの
データ処理用で、データ処理回路（１３）は左チャンネ
ルのデータ処理用であり、各々全く同じ構成である。即
ち、データ処理回路（１２）（１３）は、データＲＡＭ
（２１）、定数ＲＡＭ（２２）、定数ＲＯＭ（２３）、
アドレスポインタ（２４）（２５）（２６）、乗算器
（ＭＵＬ）（２７）、ＡＬＵ（２８）、アキュームレー
タ（ＡＣＣ）（２９）、テンポラリーレジスタ（ＴＭＰ
１〜ＴＭＰ８）（３０）を有している。データＲＡＭ
（２１）は、データ入出力回路（１４）から送出された
処理前のデータ、及び、演算処理後のデータを記憶する
２４ビット×１２８の容量を有し、データバス（１１）
及び乗算器（２７）の入力に接続される。定数ＲＡＭ
（２２）は、インターフェイス回路（１５）から送出さ
れるデジタルフィルタの係数、及び、外部メモリインタ
ーフェイス回路（１６）を介して接続される外部メモリ
装置（図示せず）のアドレスデータ等を記憶する１６ビ
ット×２５６の容量を有し、データバス（１１）、乗算
器（２７）の入力、及び、ＡＬＵ（２８）の入力に接続
される。また、定数ＲＯＭ（２３）は、外部メモリ装置
に設定された特定メモリ領域の先頭アドレスデータ、及
び、アドレス幅やデータ入出力回路（１４）から送出さ
れたデジタルデータに乗算する係数を作成するための定
数「１」、「ａ」（例えばａ＝０．９９）、「ｂ」（例
えばｂ＝１．０１）や乗算あるいは演算結果がオーバー
フローしたときに設定される最大値及び最小値等を固定
記憶する２４ビット×２５６のリードオンメモリであ
り、データバス（１１）及び乗算器（２７）の入力に接
続される。

【００１９】アドレスポインタ（２４）は、８ビットで
構成されデータＲＡＭ（２１）のアドレス指定を行うも
のであり、制御回路（２０）から出力されるマイクロコ
ードＩＮＣ１及びＤＥＣ１で制御され、保持しているア
ドレスデータをインクリメント（＋１）及びデクリメン
ト（−１）する機能、及び、アドレスデータ「０」と設
定値の間を循環する循環アドレス機能を有している。ま
た、アドレスポインタ（２５）は定数ＲＡＭ（２２）の
アドレスを指定する１０ビットのポインタであり、制御
回路（２０）から出力されるマイクロコードＩＮＣ２で
制御され、アドレスデータをインクリメントする機能
と、制御回路（２０）から出力されるマイクロコードＣ
ＬＥＡＲ２によって「０」にクリアされる機能を有して
いる。更に、アドレスポインタ（２６）は、定数ＲＯＭ
（２３）のアドレスを指定する８ビットのポインタであ
り、制御回路（２０）から出力されるマイクロコードＤ
ＥＣ３によってアドレスデータをデクリメントする機能
を有している。

【００２０】乗算器（２７）は、２４ビット×１６ビッ
トの乗算をするものであり、Ａ入力は２４ビット、Ｂ入
力は１６ビットで、その乗算結果は１サイクル後に確定
するものである。更に、乗算器（２７）のＡ入力とＢ入
力には、入力選択回路ＭＰＸＡとＭＰＸＢが設けられ、
入力選択回路ＭＰＸＡは、制御回路（２０）からのマイ
クロコードＡ−ＢＵＳによりデータバス（１１）を選択
し、マイクロコードＡ−ＤＲＡＭによりデータＲＡＭ
（２１）を選択してＡ入力に印加し、入力選択回路ＭＰ
ＸＢは、マイクロコードＢ−ＢＵＳによりデータバス
（１１）を選択し、マイクロコードＢ−ＣＲＡＭにより
定数ＲＡＭ（２２）を選択し、マイクロコードＢ−ＣＲ
ＯＭにより定数ＲＯＭ（２３）を選択してＢ入力に印加
する。乗算結果は３２ビットで出力される。

【００２１】ＡＬＵ（２８）は３２ビットの演算回路で
あり、一方に入力された３２ビットの乗算結果と他方に
入力された３２ビットのＡＣＣ（２９）のデータをマイ
クロコードＡＤＤによって加算処理して、その結果をＡ
ＣＣ（２９）に転送する。ＡＣＣ（２９）の３２ビット
のうち、上位２４ビットはデータバス（１１）と接続さ
れ、下位８ビットは補助バス（３１）によってテンポラ
リーレジスタ（３０）の下位８ビットと接続されてい
る。テンポラリーレジスタ（３０）は、３２ビットのレ
ジスタＴＭＰ１，ＴＭＰ２……ＴＭＰ８で構成され、３
２ビットのデータを最大８個保持するレジスタであり、
各々の上位２４ビットはデータバス（１１）と接続され
る。データバス（１１）と補助バス（３１）によって、
テンポラリーレジスタ（３０）とＡＣＣ（２９）間で３
２ビットデータの転送が行われる。

【００２２】制御回路（２０）は、予めプログラムされ
た手順に従って、各部回路を制御するものであり、その
構成は図２に示される如く、命令コードの組み合わせか
ら成るプログラムを記憶するプログラムＲＯＭ（３２）
と、プログラムＲＯＭ（３２）のアドレスを指定するプ
ログラムカウンタ（ＰＣ）（３３）と、プログラムＲＯ
Ｍ（３２）から読み出された命令を解読し、各種制御信
号を出力するインストラクションデコーダ（Ｉ−ＤＥ
Ｃ）（３４）と、プログラムカウンタ（３３）のアドレ
スデータをインクリメントするインクリメンタ（３５）
と、割込み処理時の戻り先アドレスを記憶するスタック
（３６）と、データバスＢＵＳ２に接続されジャンプ先
アドレスデータがプリセットされるジャンプアドレスレ
ジスタ（ＶＡＲ１）（３７）及び（ＶＡＲ２）（３８）
と、インクリメンタ（３５）の出力、スタック（３６）
の出力、ジャンプアドレスレジスタ（３７）及び（３
８）の出力、及び、プログラムＲＯＭ（３２）に記憶さ
れたアドレスデータ出力を選択するマルチプレクサ（３
９）と、プログラムカウンタ（３３）のデータをそのま
まにして同じ命令を実行させる回数が設定されるループ
カウンタ（ＬＯＯＰ）（４０）とから成る。プログラム
ＲＯＭ（３２）は３２ビット×５１２の容量を有し、デ
ジタルフィルタを実現するためのプログラム、外部接続
された外部メモリ装置のアドレス指定を行うプログラ
ム、インターフェイス回路（１５）からデジタルデータ
を取り出すプログラム、及び、その他必要なプログラム
が格納される。また、プログラムＲＯＭ（３２）からは
読み出された命令コード中に含まれるデジタルデータや
アドレスデータがデータバス（１１）に送出できるよう
にもなっている。インストラクションデコーダ（３４）
からは、アドレスポインタ（２４）（２５）（２６）を
制御するＩＮＣ１，ＩＮＣ２，ＤＥＣ１，ＣＬＥＡＲ
２，ＤＥＣ３や、入力選択回路ＭＰＸＡ，ＭＰＸＢも制
御するＡ−ＢＵＳ，Ａ−ＤＲＡＭ，Ｂ−ＢＵＳ，Ｂ−Ｃ
ＲＡＭ，Ｂ−ＣＲＯＭや、ＡＬＵ（２８）を制御するＡ
ＤＤ，ＴＨＲ，ＭＤや、データ交換レジスタ（１７）を
制御するＣＨＧや、条件分岐制御回路（１９）を制御す
るＯＶＦＲ，ＳＩＦＲ，ＣＡＦＲ，ＢＯＦＲや、記憶制
御レジスタ（１８）を制御するＭＢＤＬ等が出力され
る。また、マルチプレクサ（３９）は、条件分岐制御回
路（１９）から出力されるジャンプ制御信号ＪＭＰとイ
ンストラクションデコーダ（３４）からジャンプ命令、
スキップ命令、あるいはリターン命令等の実行時に出力
される制御信号ＰＲＧＣによって、その選択動作が制御
される。ループカウンタ（４０）は、データバスＢＵＳ
２に接続され、インターフェイス回路（１５）からデー
タを取り出す際の最初の転送命令の実行時にインストラ
クションデコーダ（３４）から出力される制御信号ＭＢ
ＤＬにより、データバスＢＵＳ２に送出されたデータを
入力する。

【００２３】インターフェイス回路（１５）は、ＤＳＰ
システムと外部の制御装置、例えば、マイクロコンピュ
ータ（不図示）の間のデータ送受を行うものであり、図
３に示される如く、入力レジスタ（ＳＩＰＯ）（４１）
と、保持レジスタ（ＬＩＦＯ）（４２）と、転送終了フ
ラグ（Ｆ）（４３）と、出力レジスタ（４４）とを備え
ている。入力レジスタ（４１）は、マイクロコンピュー
タから印加されるシリアル入力データＳＩＮを同期クロ
ックＳＣＬＫによって順次入力する１６ビットのシフト
レジスタであり、１６ビットのデータ入力が終了すると
そのパラレル出力により、入力されたデジタルデータが
保持レジスタ（４２）に保持される。保持レジスタ（４
２）は１６ビット×８の容量を有するレジスタであり、
保持レジスタ（４２）の８アドレスは、アドレスポイン
タ（４５）によって指定される。アドレスポインタ（４
５）は、保持レジスタ（４２）に書き込みが為される毎
にインクリメントされ、また、読み出しが為される毎に
デクリメントされるものであり、従って、保持レジスタ
（４２）を読み出す際には、書き込まれた順序とは逆の
順序でデジタルデータの取り出しが為される。保持レジ
スタ（４２）の読み出しの結果、アドレスポインタ（４
５）が「０」になると、読み出しが終了したことを示す
信号ＳＥＭＰがマイクロコンピュータに出力される。一
方、マイクロコンピュータは、データの転送が終了する
と終了信号ＳＲＤＹを印加し転送終了フラグ（４３）を
セットする。出力レジスタ（４４）は、データバスＢＵ
Ｓ１及びＢＵＳ２に接続された１６ビットのシフトレジ
スタであり、データバス（１１）に転送されたデータを
パラレルに入力し、マイクロコンピュータからの転送ク
ロックＳＯＣＬＫにより、シリアルデータＳＯＵＴを出
力する。

【００２４】外部メモリインターフェイス回路（１６）
は、ＤＳＰシステムに外部接続されるメモリとの間で、
アドレス指定及びデータの送受を行うための回路で、図
４の如く、データバス（１１）に接続されたアドレス保
持レジスタ（ＲＭＡＤ）（４６）（４７）と、アドレス
保持レジスタ（４６）（４７）に接続された出力レジス
タ（４８）と、外部メモリ装置（不図示）から取り出さ
れたデジタルデータを入力する入力レジスタ（４９）
と、入力レジスタ（４９）とデータバス（１１）に接続
された入力データ保持レジスタ（ＲＭＲＤ）（５０）
（５１）と、データバス（１１）に接続された出力デー
タ保持レジスタ（ＲＭＷＲ）（５２）（５３）と、出力
レジスタ（５４）とから構成される。アドレス保持レジ
スタ（４６）（４７）は各々１７ビットであり、出力レ
ジスタ（４８）は、１７ビットのアドレスデータを９ビ
ットと８ビットに分割して異なるタイミングで外部メモ
リ装置に印加するものである。入力レジスタ（４９）
は、外部メモリ装置から読み出された１６ビットのデー
タが８ビットに分割されて印加され、これらを１６ビッ
トにまとめて、１６ビットの入力データ保持レジスタ
（５０）（５１）に印加するものである。また、出力デ
ータ保持レジスタ（５２）（５３）は、１６ビットで構
成され、データバス（１１）に送出された出力データを
保持し、出力レジスタ（５４）に出力する。出力レジス
タ（５４）は、１６ビットの出力データを８ビットに分
割して外部メモリ装置に出力する。

【００２５】本実施例において、外部メモリ装置は、反
射音及び残響音の作成に使用されるものであり、例え
ば、図５に示される如く、領域が分けられている。図５
に於いて、外部メモリ装置のアドレス「０」から「Ａ−
１」までは、１次反射音、２次反射音、３次反射音…ｍ
次反射音を作成するための領域でオーディオ信号のデジ
タルデータを遅延するために使用され、「Ａ」から「Ａ
＋ｎ」までの領域は残響音を作成するための領域で、独
立したアドレスデータ「０」〜「ｎ」で巡回してアクセ
スすることができるようになっている。そのための処理
については後に述べる。

【００２６】データ交換レジスタ（１７）は、データバ
スＢＵＳ１に送出されたデータを保持し、データバスＢ
ＵＳ２に出力する２４ビットのＲ→Ｌレジスタ（１７
ａ）と、データバスＢＵＳ２に送出されたデータを保持
し、データバスＢＵＳ１に出力する２４ビットのＬ→Ｒ
レジスタ（１７ｂ）から構成され、交換命令の実行時に
制御回路（２０）から出力される制御信号ＣＨＧによ
り、１命令サイクル中に、データの保持と出力がＲ→Ｌ
レジスタ（１７ａ）及びＬ→Ｒレジスタ（１７ｂ）で同
時に行われる。従って、右チャンネルのデジタルデータ
と左チャンネルのデジタルデータを互いに交換し、各々
相手チャンネルのデータに所定の係数を乗算し、自分の
デジタルデータに加算あるいは減算するといった信号操
作が行える。

【００２７】記憶制御レジスタ（１８）は、２ビットの
レジスタであり、インターフェイス回路（１５）からデ
ータを取り出すための転送命令が実行されたとき、制御
回路（２０）から出力される制御信号ＭＢＤＬによっ
て、２ビットのデータがセットされる。記憶制御レジス
タ（１８）の２ビット出力は、各々デジタル処理回路
（１２）（１３）のデータＲＡＭ（２１）及び定数ＲＡ
Ｍ（２２）に印加され、それらの書き込み動作を制御し
ている。即ち、インターフェイス回路（１５）から取り
出したデータをデータＲＡＭ（２１）あるいは定数ＲＡ
Ｍ（２２）に転送する転送命令実行時に、その書き込み
動作の制御が為される。例えば、定数ＲＡＭ（２２）に
書き込まれたデジタルフィルタの定数を変える場合、右
チャンネル及び左チャンネルを一度に変えるには、予め
記憶制御レジスタ（１８）の２ビット共に「１」をセッ
トすれば良く、右チャンネルと左チャンネルを独立して
変えるには、変えたい方のチャンネルに対応するビット
を「１」、他方のビットを「０」とすれば良い。この記
憶制御レジスタ（１８）へのデータセットは、制御回路
（２０）のループカウンタ（４０）（図２）とアドレス
ポインタ（２４）（２５）へのデータセットと同時に行
われる。即ち、マイクロコンピュータは、インターフェ
イス回路（１５）の保持レジスタ（４２）（図３）にデ
ータを転送する際に、そのデータ数を示すデータとその
データを書き込む先頭アドレスを示すアドレスデータと
右チャンネルあるいは左チャンネルを示すデータから成
る複合データを最後に転送する。複合データの割当て
は、図６に示す如く、１６ビットのデータのうち、下位
１０ビットがアドレスデータを示し、上位４ビットがデ
ータ数を示し、残り２ビットが右チャンネルと左チャン
ネルを指定するデータである。従って、インターフェイ
ス回路（１５）からデータを取り出す際に、最初ループ
カウンタ（４０）、アドレスポインタ（２５）、記憶制
御レジスタ（１８）への転送命令を実行することによ
り、複合データが取り出され、各々のセットが為される
のであり、次の転送命令の実行では複合データの内容に
基いた転送が為されるのである。

【００２８】条件分岐制御回路（１９）は、各々のデジ
タル処理回路（１２）（１３）のＡＬＵ（２８）のデジ
タル処理出力が所定の状態になったときに出力される信
号を、データバスＢＵＳ２から印加されたデータに基い
て選択しジャンプ制御信号ＪＭＰを発生するものであ
り、図７に示される如く、２ビットの条件設定レジスタ
（５５）と、各々のＡＬＵ（２８）から出力されるボロ
ー信号ＢＯＲ（Ｒ），（Ｌ）でセットされるボローフラ
グ（Ｒ），（Ｌ）（５６）と、キャリー信号ＣＡＹ
（Ｒ），（Ｌ）でセットされるキャリーフラグ（Ｒ），
（Ｌ）（５７）と、ＡＬＵ（２８）で処理した結果のデ
ータが負であることを示すサイン信号ＳＩＮ（Ｒ），
（Ｌ）でセットされるサインフラグ（Ｒ），（Ｌ）（５
８）と、デジタルデータがオーバーフロー、即ち、「７
ＦＦＦＦＦＦＦ」（３６ビット）以上になったとき、及
び、「８０００００００」（３６ビット）以下（負のオ
ーバーフロー）になったとき出力されるオーバーフロー
信号ＯＶＦ（Ｒ），（Ｌ）でセットされるオーバーフロ
ーフラグ（Ｒ），（Ｌ）（５９）と、条件設定レジスタ
（５５）の２ビット出力及びその反転出力で制御され、
各々のフラグ（５６）（５７）（５８）（５９）の
（Ｒ）と（Ｌ）の出力を選択する選択回路（６０）とか
ら構成される。この選択回路（６０）は、ＡＮＤゲート
（６１）とＯＲゲート（６２）で構成され、条件設定レ
ジスタ（５５）のＢ1，Ｂ2が各々「１」「１」の場合に
は、各々のフラグ（５６）（５７）（５８）（５９）の
（Ｒ）あるいは（Ｌ）のいずれか一方がセットされれば
ジャンプ制御信号ＪＭＰが出力され、Ｂ1，Ｂ2が各々
「１」「０」の場合には各々のフラグ（５６）（５７）
（５８）（５９）の（Ｒ）側のみ、即ち、デジタル処理
回路（１２）の条件のみでジャンプ制御信号ＪＭＰが出
力され、逆にＢ1，Ｂ2が各々「０」「１」の場合には、
各々のフラグ（５６）（５７）（５８）（５９）の
（Ｌ）側のみ、即ち、デジタル処理回路（１３）の条件
のみでジャンプ制御信号ＪＭＰが出力され、Ｂ1，Ｂ2が
共に「０」の場合には、各々のフラグ（５６）（５７）
（５８）（５９）の（Ｒ）及び（Ｌ）の両方が共にセッ
トされたときだけにジャンプ制御信号ＪＭＰが出力され
るのである。従って、条件設定レジスタ（５５）にセッ
トするデータの内容により、ジャンプの条件を設定でき
るのである。また、ボローフラグ（５６）、キャリーフ
ラグ（５７）、及びサインフラグ（５８）は、条件分岐
命令の実行サイクルにおける最後のタイミングで制御回
路（２０）のインストラクションデコーダ（３４）から
出力されるリセット信号ＢＯＦＲ，ＣＡＦＲ，及び、Ｓ
ＩＦＲによって各々リセットされるが、オーバーフロー
フラグ（５９）は、オーバーフローフラグに基く条件分
岐命令の実行サイクルではリセットされず、単独のオー
バーフローフラグリセット命令の実行によってインスト
ラクションデコーダ（３４）から出力される制御信号Ｏ
ＶＦＲによってリセットされる。

【００２９】次に、図１に示されたＤＳＰシステムを用
いて各種機能を実現するための動作を説明する。例え
ば、オーディオの信号処理に於いて、グラフィックイコ
ライザを実現する場合、 ｙi＝ｘiＡ＋ｘi-1Ｂ＋ｘi-2Ｃ＋ｙi-1Ｄ＋ｙi-2Ｅ （Ａ，Ｂ，Ｃ，Ｄ，Ｅはフィルタ定数）で表わされる積
和演算によって実現される帯域デジタルフィルタを複数
段接続することによって得られる。

【００３０】図８は、２次の直接型ＩＩＲフィルタの帯
域デジタルフィルタを２段縦続接続することによって２
バンドのグラフィックイコライザを実現するものであ
る。図８に於いて、Ｚ-1（６３）は単位時間（ここでは
サンプリング周期）の遅延素子であり、（６４）は定数
Ａ〜Ｊの乗算素子、（６５）は加算素子である。図９
は、図８のデジタルフィルタを実現するプログラムを示
す図であり、図１０は、データＲＡＭ（２１）と定数Ｒ
ＡＭ（２２）に記憶されるデータの割り付け図である。
図９のプログラムは、定数の乗算をＣ，Ｂ，Ａ，Ｅ，
Ｄ，Ｈ，Ｇ，Ｆ，Ｊ，Ｉの順で行うために、定数ＲＡＭ
（２２）のアドレス「０」から「９」までには同一順序
で定数が格納される。一方、データＲＡＭ（２１）に
は、ｘi，ｙi，ｚiのデータが３アドレスおきに書き込
まれるが、サンプリング周期、即ち、一つの入力データ
ｘi+1に対するフィルタ処理期間毎に、１アドレスずら
してｘi+1，ｙi+1，ｚi+1を書き込むことにより、遅延
素子（６３）による遅延データを作成している。よっ
て、アドレスポインタ（２４）は「０」〜「７」の循環
アドレス指定、及び、アドレスポインタ（２５）は
「０」〜「９」の循環アドレス指定となるように予めプ
ログラムによって設定しておく。

【００３１】ここで、入力データｘiに対して図９のプ
ログラムのステップ「０」を実行する時点に於いて、デ
ータＲＡＭ（２１）の内容が図１０（イ）の如くであ
り、アドレスポインタ（２４）（２５）が共にアドレス
「０」であるとき、ステップ「０」が実行されると、乗
算器（２７）の入力Ａ及びＢには、データＲＡＭ（２
１）のアドレス「０」に記憶されているデータｘi-2
（２サンプル前の入力データ）と定数ＲＡＭ（２２）の
アドレス「０」に記憶されている係数Ｃが印加される
が、その乗算結果は、次のステップで確定し出力され
る。また、ステップ「０」の最後に、命令ＡＰ１ＩＮ
Ｃ，ＡＰ２ＩＮＣにより、アドレスポインタ（２４）
（２５）が共にインクリメントされ、その内容が「１」
となる。

【００３２】ステップ「１」が実行されると、ステップ
「０」と同様にデータＲＡＭ（２１）と定数ＲＡＭ（２
２）が乗算器（２７）の入力として選択され、各々、ア
ドレス「１」に記憶されたデータｘi-1と定数Ｂが乗算
器（２７）に印加される。また、前回のステップ「０」
で乗算された結果は、命令ＡＬＵＴＨＲにより、ＡＬＵ
（２８）を素通りしてＡＣＣ（２９）に最初の乗算結果
Ｃ・ｘi-2がストアされる。ステップ「１」の最後に、
命令ＡＰ１ＩＮＣ，ＡＰ２ＩＮＣにより、アドレスポイ
ンタ（２４）（２５）がインクリメントされ、その内容
はアドレス「２」となる。

【００３３】次に、ステップ「２」が実行されると、命
令ＭＵＬＡ−ＢＵＳ，Ｂ−ＣＲＡＭにより、乗算器（２
７）の入力Ａにはデータバス（１１）、入力Ｂには定数
ＲＡＭ（２２）が選択される。一方、命令ＴＭＰ１Ｓに
より、テンポラリーレジスタＴＭＰ１の内容がデータバ
ス（１１）に送出され、命令ＲＡＭ１Ｄにより、データ
バス（１１）に送出されたデータが、アドレスポインタ
（２４）で指定されるデータＲＡＭ（２１）のアドレス
「２」にストアされる。このとき、テンポラリーレジス
タＴＭＰ１には、サンプリング周期毎にデータ入力回路
（１４）に外部から印加された入力データｘiが予めス
トアされている。従って、入力データｘiは、乗算器
（２７）によって定数ＲＡＭ（２２）から読み出された
定数Ａと乗算されると共に、データＲＡＭ（２１）のア
ドレス「２」にストアされる。一方、命令ＡＬＵＡＤＤ
により、ＡＣＣ（２９）にストアされているＣ・ｘi-2
とステップ「１」の乗算結果Ｂ・ｘi-1の加算が行わ
れ、その結果Ｂ・ｘi-1＋Ｃ・ｘi-2がＡＣＣ（２９）に
ストアされる。ステップ「２」の最後に、アドレスポイ
ンタ（２４）（２５）がインクリメントされ、その内容
はアドレス「３」となる。

【００３４】ステップ「３」が実行されると、乗算器
（２７）の入力Ａ及びＢには、データＲＡＭ（２１）と
定数ＲＡＭ（２２）のアドレス「３」にストアされてい
るデータｙi-2と定数Ｅが印加され、命令ＡＬＵＡＤＤ
により、ステップ「２」の乗算結果Ａ・ｘiとＡＣＣ
（２９）の内容Ｂ・ｘi-1＋Ｃ・ｘi-2がＡＬＵ（２８）
に於いて加算され、加算結果Ａ・ｘi＋Ｂ・ｘi-1＋Ｃ・
ｘi-2がＡＣＣ（２９）にストアされる。ステップ
「３」の最後にアドレスポインタ（２４）（２５）がイ
ンクリメントされ、アドレス「４」となる。

【００３５】ステップ「４」が実行されると、乗算器
（２７）の入力Ａ及びＢには、データＲＡＭ（２１）と
定数ＲＡＭ（２２）のアドレス「４」にストアされてい
るデータｙi-1と定数Ｄが印加され、命令ＡＬＵＡＤＤ
により、ステップ「３」の乗算結果Ｅ・ｙi-2とＡＣＣ
（２９）の内容Ａ・ｘi＋Ｂ・ｘi-1＋Ｃ・ｘi-2がＡＬ
Ｕ（２８）に於いて加算され、加算結果Ａ・ｘi＋Ｂ・
ｘi-1＋Ｃ・ｘi-2＋Ｅ・ｙi-2がＡＣＣ（２９）にスト
アされる。ステップ「４」の最後に、命令ＡＰ１ＤＥ
Ｃ，ＡＰ２ＩＮＣにより、アドレスポインタ（２４）は
デクリメントされて、アドレス「３」となり、アドレス
ポインタ（２５）はインクリメントされて、アドレス
「５」となる。ステップ「５」が実行されると、乗算器
（２７）の入力Ａ及びＢには、データＲＡＭ（２１）の
アドレス「３」にストアされたデータｙi-2と定数ＲＡ
Ｍ（２２）のアドレス「５」にストアされた定数Ｈが印
加される。即ち、乗算器（２７）は、このステップ
「５」から図８に示されたデジタルフィルタの２段目の
乗算を行う。一方、命令ＡＬＵＡＤＤにより、ステップ
「４」の乗算結果Ｄ・ｙi-1とＡＣＣ（２９）の内容Ａ
・ｘi＋Ｂ・ｘi-1＋Ｃ・ｘi-2＋Ｅ・ｙi-2がＡＬＵ（２
８）に於いて加算され、加算結果Ａ・ｘi＋Ｂ・ｘi-1＋
Ｃ・ｘi-2＋Ｄ・ｙi-1＋Ｅ・ｙi-2がＡＣＣ（２９）に
ストアされる。このときのＡＣＣ（２９）の内容は、１
段目のデジタルフィルタの出力ｙiとなる。ステップ
「５」の最後にアドレスポインタ（２４）はインクリメ
ントされてアドレス「４」となり、アドレスポインタ
（２５）はインクリメントされてアドレス「６」とな
る。

【００３６】以下ステップ「６」〜「１１」までを実行
することにより、入力データｘiに対するフィルタ処理
が行われ、データＲＡＭ（２１）の内容が図１０（ロ）
の如く変化し、フィルタ処理ｚiが得られる。そして、
スタートアドレスを１アドレス先に進めて同様の動作を
繰り返えすことにより、図１０（ハ）（ニ）の如くデー
タＲＡＭ（２１）が変化し、フィルタ出力ｚi+1，ｚi+2
…が得られる。この動作は、デジタル処理回路（１２）
（１３）の両方に対して同時に行われるため、右チャン
ネルと左チャンネルのフィルタ処理が同時に行われるの
である。

【００３７】次に、外部メモリ装置の巡回メモリ領域を
巡回アクセスする動作について説明する。図５に示され
た如く、巡回メモリ領域は、独立したメモリとして
「０」〜「ｎ」までのアドレスデータでアクセス可能で
あり、前回のアドレスデータＸは、定数ＲＡＭ（２２）
の所定アドレスに保持されている。そこで、アドレス
「ｎ」からアドレス「０」の方向に１アドレスづつアク
セスする場合について述べる。

【００３８】先ず、アドレスポインタ（２５）にアドレ
スデータＸの記憶されているアドレスをセットし、ＭＤ
命令を実行する。このＭＤ命令は、定数ＲＡＭ（２２）
からアドレスデータＸを読み出し、制御信号ＭＤにより
ＡＬＵ（２８）に於いてデクリメントを行って、その結
果Ｘ−１をＡＣＣ（２９）に保持させるが、Ｘ−１の結
果ボローが生じた場合には、定数ＲＯＭ（２３）の所定
アドレスに記憶されている巡回メモリ領域の終了アドレ
ス「ｎ」を読み出し、ＡＣＣ（２９）にＸ−１の代りに
保持させる。これらの動作は、ＭＤ命令の実行サイクル
内にすべて行われる。次に、転送命令により、今までア
ドレスデータ「Ｘ」の記憶されていた定数ＲＡＭ（２
２）のアドレスに、ＡＣＣ（２９）のデータを転送し保
持させる。更に、加算命令ＡＤＤを実行して、定数ＲＯ
Ｍ（２３）内に記憶されている巡回メモリ領域の先頭ア
ドレス「Ａ」を読み出し、ＡＣＣ（２９）に保持されて
いるデータと加算し、その加算結果、即ち、「Ｘ−１＋
Ａ」を再びＡＣＣ（２９）に保持する。これにより、Ａ
ＣＣ（２９）に保持されたアドレスデータは、外部メモ
リ装置の実アドレスデータとなる。これを、外部メモリ
装置に印加するために、転送命令を実行し、ＡＣＣ（２
９）内のアドレスデータを外部メモリインターフェイス
回路（１６）のアドレス保持レジスタＲＭＡＤ（図４）
のいずれか一方に転送する。これにより、アドレスデー
タ「Ｘ−１＋Ａ」は、出力レジスタ（４８）により外部
メモリ装置に印加される。

【００３９】ここで、外部メモリ装置にＤ−ＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）を使用した
場合、巡回メモリ領域を巡回アクセスすることで、Ｄ−
ＲＡＭのリフレッシュが行われるようになっている。即
ち、実際のアドレスデータ「Ｘ−１＋Ａ」が１６ビット
であるとき、巡回メモリ領域をアドレス指定する「Ｘ」
は「０」〜「ｎ」であるから、巡回アクセスによって変
化するビットは１６ビットのアドレスデータのうちの一
部である。従って、図４に示された出力レジスタ（４
８）は、その変化するビットをＤ−ＲＡＭのローアドレ
スデータとして出力するように構成される。また、アド
レスデータが１６ビットであるのに対し、アドレス保持
レジスタ（４６）（４７）及び出力レジスタ（４８）が
１７ビットで構成されているのは、変化するビットがＤ
−ＲＡＭのローアドレスデータのビット数に満たない場
合に、残り１ビットをローアドレスデータの１ビットと
して出力し、この１ビットを操作することにより、すべ
てのリフレッシュを行うためでる。

【００４０】実アドレスデータ「Ｘ−１＋Ａ」の出力に
より、読み出されたデータは、入力レジスタ（４９）及
び入力データ保持レジスタＲＭＲＤ（５０）又は（５
１）を介してデータバス（１１）に取り込まれ、また、
書き込むデータは、出力データ保持レジスタＲＭＷＲ
（５２）又は（５３）と出力レジスタ（５４）を介して
外部メモリ装置に書き込まれる。

【００４１】このように、ＭＤ命令の実行サイクル内
で、デクリメントとその結果に基く転送動作を行うの
で、アドレスデータを作成するプログラムステップが短
かくなるのである。次に、入力データのレベル調整の機
能について説明する。サンプリング周期毎に入力される
デジタルデータは、前述した如くデジタルフィルタによ
って処理されるが、入力データのレベルが大きすぎた
り、小さすぎると、乗算及び演算時にオーバーフローが
発生する。このオーバーフローが発生した状態のフィル
タ出力をアナログ変換してオーディオ信号とするとノイ
ズとして再生されることになる。

【００４２】そこで、図１に示されたＤＳＰシステムで
は、オーバーフローを検出して、フィルタ出力を制御す
ると共に入力データのレベルを調整できるようになって
いる。その動作の例を図１１に示し説明する。サンプリ
ング周期毎に入力されるデジタルデータをそのままフィ
ルタ処理するのではなく係数Ｋを乗算し、その乗算結果
を入力デジタルデータｘiとしてフィルタ処理を行う。
図１１に於いて、先ず、データ入出力回路（１４）から
デジタルデータを入力し、データＲＡＭ（２１）内の所
定アドレスに一時保持しておく。そして、乗算命令ＭＵ
Ｌにより、データＲＡＭ（２１）から読み出した未処理
のデジタルデータとテンポラリーレジスタＴＭＰ３に保
持されている係数Ｋとの乗算を行う。このテンポラリー
レジスタＴＭＰ３は、係数Ｋの保持用として利用され、
初期状態では、定数ＲＯＭ（２３）に記憶されている定
数「１」が予め転送されている。乗算後に、条件分岐制
御回路（１９）内のオーバーフローフラグ（Ｒ），
（Ｌ）（５９）をリセットするための命令を実行し、オ
ーバーフローフラグ（Ｒ），（Ｌ）（５９）をリセット
し、そして、係数Ｋの乗算結果が保持されているデジタ
ルデータｘiをテンポラリーレジスタＴＭＰ１に転送す
る。このテンポラリーレジスタＴＭＰ１は、前述した如
く、フィルタ処理を行う際の入力デジタルデータｘiの
保持用として利用され、入力デジタルデータｘiは、前
述した如くフィルタ処理される。フィルタ処理が終了す
ると、そのフィルタ処理中の乗算あるいは演算によって
オーバーフローが発生したか否かをオーバーフローフラ
グの判定命令によって判定する。このとき、条件分岐制
御回路（１９）の条件設定レジスタ（５５）（図７）に
は、「１」「１」を設定し、左右いずれのオーバーフロ
ーも判定できるようにしておく。判定の結果、オーバー
フローが発生していなければそのまま次のフィルタ処理
を続けるが、オーバーフローが発生した場合には、フィ
ルタ処理の出力データを見て、そのオーバーフローが正
のオーバーフローであるか負のオーバーフローであるか
を判別する。正のオーバーフローである場合には、定数
ＲＯＭ（２３）の所定アドレスに記憶されている最大値
「７ＦＦＦＦＦＦＦ」を取り出して、フィルタ出力ｚi
としてデータＲＡＭ（２１）に設定し、負のオーバーフ
ローである場合には定数ＲＯＭ（２３）に記憶されてい
る最小値「８０００００００」を取り出して、フィルタ
出力ｚiとしてデータＲＡＭ（２１）に記憶させる。そ
して、フィルタ処理がすべて終了したら、データＲＡＭ
（２１）内に記憶された出力データｚiを処理済デジタ
ルデータとしてデータ入出力回路（１４）に転送し出力
する。ここで、次の入力データの処理に移る前に、再び
オーバーフローがあったか否かを判定する。図７に示さ
れたオーバーフローフラグ（Ｒ），（Ｌ）（５９）は、
オーバーフローフラグの判定命令の実行時にはリセット
されないので、前のフィルタ処理でオーバーフローがあ
ればセットされたままとなっている。判定の結果、オー
バーフローがあった場合には、入力されたデジタルデー
タのレベルが大きすぎるのであるから係数Ｋを小さくす
べく、定数ＲＯＭ（２３）に記憶されている定数「ａ」
（ａ＝０．９９）のアドレスをアドレスポインタ（２
６）に設定する。一方、オーバーフローが無かった場合
には、テンポラリーレジスタＴＭＰ３に保持されている
係数Ｋが「１」であるか否かを判定する。係数Ｋが
「１」である場合には、係数Ｋを変える必要がないの
で、定数ＲＯＭ（２３）の定数「１」の記憶されたアド
レスをアドレスポインタ（２６）に設定し、係数Ｋが
「１」でない場合には、Ｋ＞１であるかＫ＜１であるか
を判定する。係数Ｋ＞１のときには、「１」に近づける
ため定数「ａ」を選択し、係数Ｋ＜１のときには定数
「ｂ」を選択する。そして、乗算命令により、定数ＲＯ
Ｍ（２３）からアドレスポインタ（２６）でアドレスさ
れた定数を読み出し、テンポラリーレジスタＴＭＰ３に
保持された係数Ｋと乗算し、その結果をテンポラリーレ
ジスタＴＭＰ３に新しい係数Ｋとして転送する。そし
て、再び次の入力されたデジタルデータと係数Ｋの乗算
を行うのである。セットされたオーバーフローフラグ
（Ｒ），（Ｌ）（５９）は、乗算後のリセット命令によ
ってリセットされる。

【００４３】このように、乗算あるいは演算時にオーバ
ーフローが発生した場合には、サンプリング周期毎に係
数Ｋが徐々に増減されるため、入力されたデジタルデー
タのレベルがなだらかに変化する。また、オーバーフロ
ーが無くなった場合にも、係数Ｋが「１」となるように
なだらかに変化するので、出力されたデジタルデータを
アナログ変換して再生したときに急激な音の変化が無く
なるのである。

【００４４】次に、定数ＲＡＭ（２２）に記憶されたデ
ジタルフィルタを構成するためのフィルタ係数を変更あ
るいは書き込む場合の動作を説明する。デジタルフィル
タの係数を変更する場合、外部に接続されたマイクロコ
ンピュータが係数を送出して来る。デジタルフィルタは
図８に示される構成であるが、係数の変更は、各段一度
に変更しなければならない。例えば、一段目のフィルタ
動作中に係数を変えてしまうと、一段目のフィルタ出力
ｙiは、正しくフィルタされない否んだものとなってし
まう。そこで、一段目のフィルタ係数Ａ，Ｂ，Ｃ，Ｄ，
Ｅの５個の係数を変更する場合を説明する。

【００４５】定数ＲＡＭ（２２）には、図１０に示した
如く、アドレス「０」から「４」までの間にフィルタ係
数がＣ，Ｂ，Ａ，Ｅ，Ｄの順に記憶されている。図３に
示されたインターフェイス回路（１５）の保持レジスタ
（４２）は、書き込まれる順次とは逆の順序で読み出し
が為されるため、マイクロコンピュータは、フィルタ係
数をＤ，Ｅ，Ａ，Ｂ，Ｃの順序で転送し、更に、係数Ｃ
の後に、図６に示された複合データを送って来る。この
場合、複合データの下位１０ビットは、定数ＲＡＭ（２
２）の係数Ｃが記憶されるアドレス、即ち、「０」とな
っており、また、上位４ビットは、係数の個数、即ち、
「５」を示すデータである。係数Ａ，Ｂ，Ｃ，Ｄ，Ｅを
右チャンネル及び左チャンネル共に変える場合には、複
合データの残り２ビットは共に「１」であり、独立して
変える場合には変更するチャンネルに対応するビットの
みを「１」とする。

【００４６】マイクロコンピュータが係数Ｄ，Ｅ，Ａ，
Ｂ，Ｃ及び複合データを転送し終わると、転送終了フラ
グ（４３）をセットするため、ＤＳＰシステムは、転送
終了フラグ（４３）の判定命令により、転送終了を検出
し、先ず、インターフェイス回路（１５）からループカ
ウンタ（４０）、記憶制御レジスタ（１８）、及び、ア
ドレスポインタ（２５）への転送命令を実行する。これ
により、ループカウンタ（４０）には「５」、アドレス
ポインタ（２５）には「０」、記憶制御レジスタ（１
８）には、例えば、「１１」がセットされる。次に、イ
ンターフェイス回路（１５）から定数ＲＡＭ（２２）へ
の転送命令がループカウンタ（４０）に設定された回
数、即ち、５回実行され、保持レジスタ（４２）から取
り出された定数はＣ，Ｂ，Ａ，Ｅ，Ｄの順序で定数ＲＡ
Ｍ（２２）に転送される。アドレスポインタ（２５）は
転送命令の実行毎にインクリメントされるため、定数
Ｃ，Ｂ，Ａ，Ｅ，Ｄは、図１０に示される如く、各々の
アドレスに記憶されることになる。

【００４７】従って、インターフェイス回路（１５）か
らデータを転送するためのプログラムは、２つの転送命
令のみで実現できるので、プログラムステップ数の短縮
化が図れるのである。

【００４８】

【発明の効果】上述の如く、本発明によれば、多機能で
スループットの高いＤＳＰシステムが実現できるもので
あり、また、ワンチップ半導体素子上に集積化し易く、
外部装置との接続も容易となる利点を有する。特に、オ
ーディオ信号処理に利用した場合、オーディオ装置の機
能向上に多大なる効果を奏するものである。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図である。

【図２】図１に示されたブロックの更に詳細なブロック
図である。

【図３】図１に示されたブロックの更に詳細なブロック
図である。

【図４】図１に示されたブロックの更に詳細なブロック
図である。

【図５】外部メモリ装置の領域を示す図である。

【図６】図１に示されたＤＳＰシステムに外部から印加
する複合データを示す図である。

【図７】図１に示されたブロックの内部回路である。

【図８】デジタルフィルタを示す図である。

【図９】図８のデジタルフィルタを実現するプログラム
を示す図である。

【図１０】図８のデジタルフィルタを実現する際のデー
タＲＡＭ及び定数ＲＡＭのアドレス割り付け図である。

【図１１】図１の実施例の一機能の動作を示すフロー図
である。

【図１２】従来例を示す図である。

【符号の説明】

（１１） データバス （１２）（１３） デジタル処理回路 （１４） データ入出力回路 （１５） インターフェイス回路 （１６） 外部メモリインターフェイス回路 （１７） データ交換レジスタ （１８） 記憶制御レジスタ （１９） 条件分岐制御回路 （２０） 制御回路 （２１） データＲＡＭ （２２） 定数ＲＡＭ （２３） 定数ＲＯＭ （２４）（２５）（２６） アドレスポインタ （２７） 乗算器 （２８） ＡＬＵ （２９） ＡＣＣ （３０） テンポラリーレジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｈ 17/02 Ｚ 8842−5Ｊ (72)発明者 川口 正樹 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 デジタルデータを転送するための一対の
   データバスと、該データバスに各々接続された一対のデ
   ジタル処理手段と、該一対のデジタル処理手段の動作を
   予めプログラムされた手順に従って同時に制御する制御
   手段とを備えたデジタル信号処理装置に於いて、外部か
   ら印加されるデジタルデータを外部から印加される制御
   信号に基いて入力する入力レジスタ手段と、該レジスタ
   手段に入力されたデジタルデータを順次複数保持し、外
   部から印加されたデータの転送終了を示す信号に基いて
   前記保持した複数のデジタルデータを前記一対のデータ
   バスに送出する保持手段と、前記一対のデータバスに送
   出された処理済データを保持し、外部に出力する出力レ
   ジスタ手段とを備えたインターフェイス手段を設けたこ
   とを特徴とするデジタル信号処理装置。
2. 【請求項２】 デジタルデータを転送するための一対の
   データバスと、該データバスに各々接続された一対のデ
   ジタル処理手段と、該一対のデジタル処理手段の動作を
   予めプログラムされた手順に従って同時に制御する制御
   手段と、外部から印加されるデジタルデータを入力する
   入力レジスタ手段、該レジスタ手段に入力されたデジタ
   ルデータを複数保持し、デジタルデータを前記一対のデ
   ータバスに送出する保持手段、及び、前記一対のデータ
   バスに送出された処理済データを保持し、外部に出力す
   る出力レジスタ手段よりなるインターフェイス手段とを
   備えたデジタル信号処理装置に於いて、前記一対のデジ
   タル処理手段は、各々、前記インターフェイス手段から
   データバスに送出されたデータを記憶する記憶手段と該
   記憶手段のアドレスを指定するアドレス指定手段を有
   し、前記制御回路は、前記インターフェイス手段の前記
   保持手段からデジタルデータを前記一対のデータバスに
   送出させるための命令の実行回数を制御するためのルー
   プカウンタ手段を有し、更に、前記一対のデータバスの
   一方又は両方に接続され、前記各々の記憶手段への記憶
   動作を有効にするか否かを独立に制御する記憶制御レジ
   スタ手段を設け、前記インターフェイス手段内の前記保
   持手段から、前記記憶制御レジスタ手段によって有効と
   された前記記憶手段のみに、前記ループカウンタ手段で
   指定された実行回数だけデータの転送を行うようにした
   ことを特徴とするデジタル信号処理装置。
3. 【請求項３】 請求項第２項に於いて、前記ループカウ
   ンタ手段で指定された実行回数だけデータ転送を行うの
   に先立ち、前記記憶手段の記憶開始位置を示す先頭アド
   レスデータ、デジタルデータを前記記憶手段に転送する
   動作回数を示すループデータ、及び、前記各々の記憶手
   段のうち記憶動作を行わせる記憶手段を指定する記憶手
   段指示データから成る複合データを、前記インターフェ
   イス手段から取り出し、前記アドレス指定手段、ループ
   カウンタ手段、及び、記憶制御レジスタ手段にセットす
   るようにしたことを特徴とするデジタル信号処理装置。
4. 【請求項４】 請求項第２項に於いて、前記一対のデジ
   タル処理手段は、所定周波数でサンプリングされＡ−Ｄ
   変換された右チャンネルと左チャンネルのオーディオ信
   号を処理するデジタルフィルタを構成し、前記インター
   フェイス手段から前記一対のデータバスに送出されるデ
   ータは前記デジタルフィルタを構成するための係数デー
   タであることを特徴とするデジタル信号処理装置。
5. 【請求項５】 デジタルデータを記憶する一対の記憶手
   段の記憶開始位置を示す先頭アドレスデータ、前記デジ
   タルデータを前記一対の記憶手段に転送する動作回数を
   示すループデータ、及び、前記一対の記憶手段のうち記
   憶動作を行わせる記憶手段を指定する記憶手段指示デー
   タから成る複合データを、インターフェイス手段から取
   り出し、前記一対の記憶手段のアドレス指定をするアド
   レス指定手段と前記デジタルデータの転送を制御する制
   御手段に設けられたループカウンタ手段と前記一対の記
   憶手段の各々の記憶動作を制御する記憶制御レジスタ手
   段とに前記複合データの各々をセットする第１ステップ
   と、前記ループカウンタ手段にセットされた回数だけ前
   記インターフェイス手段からデジタルデータを順次取り
   出して前記一対の記憶手段に転送し、前記記憶制御レジ
   スタにセットされた指示データに対応する前記記憶手段
   にのみに、転送されたデジタルデータを前記先頭アドレ
   スから順に記憶させる第２ステップとを備えたことを特
   徴とするデジタル信号処理方法。
6. 【請求項６】 請求項第５項に於いて、前記第２ステッ
   プで前記インターフェイス手段から取り出されるデジタ
   ルデータは、所定周波数でサンプリングされＡ−Ｄ変換
   された右チャンネルと左チャンネルのデジタルデータを
   処理する一対のデジタルフィルタを構成するための係数
   データであることを特徴とするデジタル信号処理方法。