JP2630778B2 - 低周波帯域デジタルフィルタの構成方法 - Google Patents
低周波帯域デジタルフィルタの構成方法Info
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- JP2630778B2 JP2630778B2 JP62179301A JP17930187A JP2630778B2 JP 2630778 B2 JP2630778 B2 JP 2630778B2 JP 62179301 A JP62179301 A JP 62179301A JP 17930187 A JP17930187 A JP 17930187A JP 2630778 B2 JP2630778 B2 JP 2630778B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、時系列で入力されるデータを所定のアルゴ
リズムに基いて処理し、時系列データとして出力するデ
ジタル信号処理装置に於いて、低周波帯域デジタルフィ
ルタを構成するための方法に関する。
リズムに基いて処理し、時系列データとして出力するデ
ジタル信号処理装置に於いて、低周波帯域デジタルフィ
ルタを構成するための方法に関する。
（ロ）従来の技術 一般に、音声や画像等のように我々の周囲に存在する
原子情報源は、アナログ信号であることが多い。このア
ナログ信号をデジタル的な手法によって処理するシステ
ムがデジタル信号処理装置（デジタル・シグナル・プロ
セッシング・システム:DSPシステム）である。
原子情報源は、アナログ信号であることが多い。このア
ナログ信号をデジタル的な手法によって処理するシステ
ムがデジタル信号処理装置（デジタル・シグナル・プロ
セッシング・システム:DSPシステム）である。
近年、デジタル回路のLSI化が急速に進み、ワンチッ
プ上にDSPシステムが容易に実現できるようになり、更
に、アナログ信号処理に比べて高精度処理が可能、パラ
メータの設定により任意の特性が安定して均一に得られ
る、無調整化が可能となる等の特徴を有するため、DSP
システムが急速に実用化されるようになった。また、DS
Pシステムの応用範囲は、音声信号処理、通信信号処
理、計測信号処理、画像信号処理、地震波信号処理、水
中音響信号処理等に広がり利用されている。
プ上にDSPシステムが容易に実現できるようになり、更
に、アナログ信号処理に比べて高精度処理が可能、パラ
メータの設定により任意の特性が安定して均一に得られ
る、無調整化が可能となる等の特徴を有するため、DSP
システムが急速に実用化されるようになった。また、DS
Pシステムの応用範囲は、音声信号処理、通信信号処
理、計測信号処理、画像信号処理、地震波信号処理、水
中音響信号処理等に広がり利用されている。
また、オーディオ分野に於いてもCD（コンパクト・デ
ィスク）プレーヤやDAT（デジタル・オーディオ・テー
プ）プレーヤの如く、オーディオ信号のデジタル処理化
が進むに伴って、オーディオ信号をデジタル処理するDS
Pシステムが実用化されている。
ィスク）プレーヤやDAT（デジタル・オーディオ・テー
プ）プレーヤの如く、オーディオ信号のデジタル処理化
が進むに伴って、オーディオ信号をデジタル処理するDS
Pシステムが実用化されている。
従来のDSPシステムは、デジタルフィルタを容易に形
成できるように第８図に示すアーキテクチャを有してい
る。
成できるように第８図に示すアーキテクチャを有してい
る。
第８図に於いて、データバス（１）には、入出力回路
（I/O）（２）、データRAM（２）、乗算器（３）、演算
回路（ALU）（４）、アキュームレータ（ACC）（５）等
が接続され、データRAM（２）の出力とデータROM（６）
の出力が乗算器（３）に接続され、乗算器（３）の乗算
結果出力がALU（４）の一方の入力に印加されている。
これらの各回路は、プログラムROM（７）から順次読み
出される命令を解読するデコーダ（８）からその命令に
応じて出力されるマイクロコード信号によって制御され
る。
（I/O）（２）、データRAM（２）、乗算器（３）、演算
回路（ALU）（４）、アキュームレータ（ACC）（５）等
が接続され、データRAM（２）の出力とデータROM（６）
の出力が乗算器（３）に接続され、乗算器（３）の乗算
結果出力がALU（４）の一方の入力に印加されている。
これらの各回路は、プログラムROM（７）から順次読み
出される命令を解読するデコーダ（８）からその命令に
応じて出力されるマイクロコード信号によって制御され
る。
デジタルフィルタの実現に於いては Yi＝C1・Xi＋C2・Xi-1＋C3・Xi-2…… という形の積和演算が繰返し表われる。このデジタルフ
ィルタをDSPシステムで実現する場合には、フィルタ内
の節点の計算順序を決定して、プログラムを作成し、そ
のプログラムをプログラムPOM（７）に格納すると共に
データROM（６）内に計算式の定数を格納しておく。そ
して、プログラムを実行することにより、積和演算が為
され、演算結果はデータRAM（２）に順次記憶される。
ィルタをDSPシステムで実現する場合には、フィルタ内
の節点の計算順序を決定して、プログラムを作成し、そ
のプログラムをプログラムPOM（７）に格納すると共に
データROM（６）内に計算式の定数を格納しておく。そ
して、プログラムを実行することにより、積和演算が為
され、演算結果はデータRAM（２）に順次記憶される。
（ハ）発明が解決しようとする問題点 第８図に示されたDSPシステムをオーディオ分野に使
用した場合、グラフィックイコライザ機能、バス・トレ
ブル、ラウドネス、ローブースト機能、サラウンド効果
機能等のオーディオに必要な機能を実現できる。例え
ば、グラフィックイコライザ機能は、中心周波数の異な
るデジタルフィルタを多段縦続接続したものとして実現
でき、各々の段に於いて、Yi＝C1・Xi＋C2・Xi-1＋C3・
Xi-2……の積和演算を行っている。
用した場合、グラフィックイコライザ機能、バス・トレ
ブル、ラウドネス、ローブースト機能、サラウンド効果
機能等のオーディオに必要な機能を実現できる。例え
ば、グラフィックイコライザ機能は、中心周波数の異な
るデジタルフィルタを多段縦続接続したものとして実現
でき、各々の段に於いて、Yi＝C1・Xi＋C2・Xi-1＋C3・
Xi-2……の積和演算を行っている。
しかしながら、中心周波数が200Hz程度の低周波帯域
のデジタルフィルタの場合、積和演算を行う定数の小数
点以下の有効桁が長くなり、限られたビット数、例えば
16ビットで積和演算を行うと演算精度が劣化し、フィル
タ特性が悪化して、低域でのオーディオ信号が歪む等の
欠点があった。
のデジタルフィルタの場合、積和演算を行う定数の小数
点以下の有効桁が長くなり、限られたビット数、例えば
16ビットで積和演算を行うと演算精度が劣化し、フィル
タ特性が悪化して、低域でのオーディオ信号が歪む等の
欠点があった。
また、低周波帯域での演算精度を上げるためには、定
数のビット数及び乗算器のビット数を増す必要があり、
そのため、定数を記憶するメモリや乗算器が大きくな
り、集積回路化する際の障害となる不都合がある。
数のビット数及び乗算器のビット数を増す必要があり、
そのため、定数を記憶するメモリや乗算器が大きくな
り、集積回路化する際の障害となる不都合がある。
（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて創作されたものであ
り、デジタルフィルタを実現する積和演算Yi＝C1・Xi＋
C2・Xi-1＋C3・Xi-2……の定数C1,C2,C3……を低周波帯
域の場合には、α＋β・δ［αは整数、βは少数部分を
各定数に共通の定数δ（δ＜＜１）で割った値、あるい
は、αは定数に最も近い整数、βは整数αと定数の差を
各定数に共通の定数δ（δ＜＜１）で割った値］の形に
分割し、入力されたデータに対して各々の定数βの積和
演算を行った後、定数δを乗算し、該乗算結果に各々の
定数αと入力されたデータの積和演算の結果を加減算す
ることにより低周波帯域デジタルフィルタを実現するも
のである。
り、デジタルフィルタを実現する積和演算Yi＝C1・Xi＋
C2・Xi-1＋C3・Xi-2……の定数C1,C2,C3……を低周波帯
域の場合には、α＋β・δ［αは整数、βは少数部分を
各定数に共通の定数δ（δ＜＜１）で割った値、あるい
は、αは定数に最も近い整数、βは整数αと定数の差を
各定数に共通の定数δ（δ＜＜１）で割った値］の形に
分割し、入力されたデータに対して各々の定数βの積和
演算を行った後、定数δを乗算し、該乗算結果に各々の
定数αと入力されたデータの積和演算の結果を加減算す
ることにより低周波帯域デジタルフィルタを実現するも
のである。
（ホ）作用 上述した方法によれば、各々の定数の少数点以下は、
β・δの如く、有効数字βの１以下の非常に小さい共通
定数δの積として表わされるため、βは限定された少な
いビット数、例えば16ビットで表わされ、データとの積
和演算を精度良く行うことができる。そして、βの積和
演算の結果にδを乗算することで小数点以下の部分の演
算結果が求められる。一方、整数部分αとデータの積和
演算を行って、両方を加算することにより、全体として
の演算結果を得ることができ、低周波帯域での演算を16
ビットのデータ長で十分精度良く行え得る。
β・δの如く、有効数字βの１以下の非常に小さい共通
定数δの積として表わされるため、βは限定された少な
いビット数、例えば16ビットで表わされ、データとの積
和演算を精度良く行うことができる。そして、βの積和
演算の結果にδを乗算することで小数点以下の部分の演
算結果が求められる。一方、整数部分αとデータの積和
演算を行って、両方を加算することにより、全体として
の演算結果を得ることができ、低周波帯域での演算を16
ビットのデータ長で十分精度良く行え得る。
（ヘ）実施例 第１図は、本発明を実施するのに好都合なデジタル信
号処理装置のブロック図であり、一対のデジタル処理回
路（９）（10）と、該デジタル処理回路（９）（10）の
データバス（BUS1）（BUS2）（11）に接続されたデータ
入出力回路（12）と、同様にデータバス（11）に接続さ
れたインターフェイス回路（13）と、これらデジタル処
理回路（９）（10）、データ入出力回路（12）、及び、
インターフェイス回路（13）の動作を制御する制御回路
（14）とから構成されたオーディオ用のDSPシステムで
ある。
号処理装置のブロック図であり、一対のデジタル処理回
路（９）（10）と、該デジタル処理回路（９）（10）の
データバス（BUS1）（BUS2）（11）に接続されたデータ
入出力回路（12）と、同様にデータバス（11）に接続さ
れたインターフェイス回路（13）と、これらデジタル処
理回路（９）（10）、データ入出力回路（12）、及び、
インターフェイス回路（13）の動作を制御する制御回路
（14）とから構成されたオーディオ用のDSPシステムで
ある。
データバス（11）は、各々８ビット×３の24ビット構
成である。データ入出力回路（12）は、入力端子INに外
部から印加された16ビットの左チャンネルと右チャンネ
ルのサンプリングデータ（例えば、CDプレーヤの場合は
サンプリング周波数が44.1KHzのデータ）をシリアルに
入力し、左チャンネルのデータはデータバス（11）のBU
S1に、右チャンネルのデータはデータバス（11）のBUS2
に送出し、更に、データバスBUS1に送出された処理済の
左チャンネルのデータとデータバスBUS2に送出された処
理済の右チャンネルのデータを受け取り、出力端子OUT
から交互にシリアル出力するものである。インターフェ
イス回路（13）は、DSPシステムとマイクロコンピュー
タ（不図示）の間のデータ送受を行うものであり、マイ
クロコンピュータから印加されたデジタルフィルタの定
数等をデータバス（11）に各々送出し、また、データバ
ス（11）に送出されたシステムステイタスデータ等を受
け取りマイクロコンピュータに送出するものである。
成である。データ入出力回路（12）は、入力端子INに外
部から印加された16ビットの左チャンネルと右チャンネ
ルのサンプリングデータ（例えば、CDプレーヤの場合は
サンプリング周波数が44.1KHzのデータ）をシリアルに
入力し、左チャンネルのデータはデータバス（11）のBU
S1に、右チャンネルのデータはデータバス（11）のBUS2
に送出し、更に、データバスBUS1に送出された処理済の
左チャンネルのデータとデータバスBUS2に送出された処
理済の右チャンネルのデータを受け取り、出力端子OUT
から交互にシリアル出力するものである。インターフェ
イス回路（13）は、DSPシステムとマイクロコンピュー
タ（不図示）の間のデータ送受を行うものであり、マイ
クロコンピュータから印加されたデジタルフィルタの定
数等をデータバス（11）に各々送出し、また、データバ
ス（11）に送出されたシステムステイタスデータ等を受
け取りマイクロコンピュータに送出するものである。
データ処理回路（９）は左チャンネルのデータ処理用
で、データ処理回路（10）は右チャンネルのデータ処理
用であり、各々全く同じ構成から成る。即ち、データ処
理回路（９）（10）は、データバス（11）、データRAM
（15）、定数RAM（16）、定数ROM（17）、アドレスポイ
ンタ（18）（19）（20）、乗算器（MUL）（21）、ALU
（22）、アキュームレータ（ACC）（23）、テンポラリ
ーレジスタ（TMP1,TMP2,……）（24）を有している。デ
ータRAM（15）は、データ入出力回路（12）から送出さ
れた処理前のデータ及び演算処理後のデータを記憶する
24ビット×128の容量を持つ第１のRAMであり、データバ
ス（11）及び乗算器（21）の入力に接続される。定数RA
M（16）は、インターフェイス回路（13）から送出され
るデジタルフィルタの係数等の定数を記憶する16ビット
×256の容量を持つ第２のRAMであり、データバス（11）
及び乗算器（21）の他方の入力に接続される。アドレス
ポインタ（18）は、８ビットで構成されデータRAM（1
5）のアドレス指定を行うものであり、制御回路（14）
から出力されるマイクロコードINC1及びDEC1で制御さ
れ、保持しているアドレスデータをインクリメント（＋
１）及びデクリメント（−１）する機能を備えると共
に、プログラムによって任意の値が設定できるレジスタ
と、設定された値とアドレスデータを比較する回路を内
蔵し、アドレスデータをインクリメントした結果が設定
値を越えると「０」になり、デクリメントの結果が
「０」未満になると設定値になる機能、即ち、「０」と
設定値の間を循環する機能を有している。この循環アド
レス指定機能を使用してデジタルフィルタの積和演算を
簡単化している。また、アドレスポインタ（19）は、定
数RAM（16）のアドレスを指定する10ビットのポインタ
であり、制御回路（14）から出力されるマイクロコード
INC2で制御され、アドレスデータをインクリメントする
機能と、制御回路（14）から出力されるマイクロコード
CLEAR2によって「０」にクリアされる機能を有してい
る。更に、アドレスポインタ（20）は、定数ROM（17）
のアドレスを指定する８ビットのボインタであり、制御
回路（14）から出力されるマイクロコードDEC3によって
アドレスデータをデクリメントする機能を有している。
で、データ処理回路（10）は右チャンネルのデータ処理
用であり、各々全く同じ構成から成る。即ち、データ処
理回路（９）（10）は、データバス（11）、データRAM
（15）、定数RAM（16）、定数ROM（17）、アドレスポイ
ンタ（18）（19）（20）、乗算器（MUL）（21）、ALU
（22）、アキュームレータ（ACC）（23）、テンポラリ
ーレジスタ（TMP1,TMP2,……）（24）を有している。デ
ータRAM（15）は、データ入出力回路（12）から送出さ
れた処理前のデータ及び演算処理後のデータを記憶する
24ビット×128の容量を持つ第１のRAMであり、データバ
ス（11）及び乗算器（21）の入力に接続される。定数RA
M（16）は、インターフェイス回路（13）から送出され
るデジタルフィルタの係数等の定数を記憶する16ビット
×256の容量を持つ第２のRAMであり、データバス（11）
及び乗算器（21）の他方の入力に接続される。アドレス
ポインタ（18）は、８ビットで構成されデータRAM（1
5）のアドレス指定を行うものであり、制御回路（14）
から出力されるマイクロコードINC1及びDEC1で制御さ
れ、保持しているアドレスデータをインクリメント（＋
１）及びデクリメント（−１）する機能を備えると共
に、プログラムによって任意の値が設定できるレジスタ
と、設定された値とアドレスデータを比較する回路を内
蔵し、アドレスデータをインクリメントした結果が設定
値を越えると「０」になり、デクリメントの結果が
「０」未満になると設定値になる機能、即ち、「０」と
設定値の間を循環する機能を有している。この循環アド
レス指定機能を使用してデジタルフィルタの積和演算を
簡単化している。また、アドレスポインタ（19）は、定
数RAM（16）のアドレスを指定する10ビットのポインタ
であり、制御回路（14）から出力されるマイクロコード
INC2で制御され、アドレスデータをインクリメントする
機能と、制御回路（14）から出力されるマイクロコード
CLEAR2によって「０」にクリアされる機能を有してい
る。更に、アドレスポインタ（20）は、定数ROM（17）
のアドレスを指定する８ビットのボインタであり、制御
回路（14）から出力されるマイクロコードDEC3によって
アドレスデータをデクリメントする機能を有している。
乗算器（21）は、24ビット×16ビットの乗算をするも
のであり、Ａ入力は24ビット、Ｂ入力は16ビットで、そ
の乗算結果は１サイクル後に確定するものである。更
に、乗算器（21）のＡ入力とＢ入力には、入力選択回路
MPXAとMPXBが設けられ、入力選択回路MPXAは、制御回路
（14）からのマイクロコードＡ−BUSによりデータバス
（11）を選択し、マイクロコードＡ−DRAMによりデータ
RAM（15）を選択してＡ入力に印加し、入力選択回路MPX
Bは、マイクロコードＢ−BUSによりデータバス（11）を
選択し、マイクロコードＢ−CRAMにより定数RAM（16）
を選択し、マイクロコードＢ−CROMにより定数ROM（1
7）を選択してＢ入力に印加する。乗算結果は32ビット
で出力される。
のであり、Ａ入力は24ビット、Ｂ入力は16ビットで、そ
の乗算結果は１サイクル後に確定するものである。更
に、乗算器（21）のＡ入力とＢ入力には、入力選択回路
MPXAとMPXBが設けられ、入力選択回路MPXAは、制御回路
（14）からのマイクロコードＡ−BUSによりデータバス
（11）を選択し、マイクロコードＡ−DRAMによりデータ
RAM（15）を選択してＡ入力に印加し、入力選択回路MPX
Bは、マイクロコードＢ−BUSによりデータバス（11）を
選択し、マイクロコードＢ−CRAMにより定数RAM（16）
を選択し、マイクロコードＢ−CROMにより定数ROM（1
7）を選択してＢ入力に印加する。乗算結果は32ビット
で出力される。
ALU（22）は32ビットの演算回路であり、一方に入力
された32ビットの乗算結果と他方に入力された32ビット
のACC（23）のデータをマイクロコードAddによって加算
処理して、その結果をACC（23）に転送する。ACC（23）
の32ビットのうち、上位24ビットはデータバス（11）と
接続され、下位８ビットは補助バス（25）によってテン
ポラリーレジスタ（24）の下位８ビットと接続されてい
る。テンポラリーレジスタ（24）は、32ビットのレジス
タTMP1,TMP2……TMP8で構成され、32ビットのデータを
最大８保持するレジスタであり、各々の上位24ビットは
データバス（11）と接続される。データバス（11）と補
助バス（25）によって、テンポラリーレジスタ（24）と
ACC（23）間で32ビットデータの転送が行われる。
された32ビットの乗算結果と他方に入力された32ビット
のACC（23）のデータをマイクロコードAddによって加算
処理して、その結果をACC（23）に転送する。ACC（23）
の32ビットのうち、上位24ビットはデータバス（11）と
接続され、下位８ビットは補助バス（25）によってテン
ポラリーレジスタ（24）の下位８ビットと接続されてい
る。テンポラリーレジスタ（24）は、32ビットのレジス
タTMP1,TMP2……TMP8で構成され、32ビットのデータを
最大８保持するレジスタであり、各々の上位24ビットは
データバス（11）と接続される。データバス（11）と補
助バス（25）によって、テンポラリーレジスタ（24）と
ACC（23）間で32ビットデータの転送が行われる。
制御回路（14）は、プログラムを記憶するプログラム
ROM（26）と、プログラムROM（26）のアドレスを指定す
るプログラムカウンタ（PC）（27）と、読み出された命
令を解読するインストラクションデコーダ（Ｉ−DEC）
（28）とを有する。プログラムROM（26）は、32ビット
×512の容量を有し、デジタルフィルタを実現するため
のプログラム、及び、その他必要なプログラムが格納さ
れる。インストラクションデコーダ（28）は、命令を解
読してマイクロコードを出力するものであり、アドレス
ポインタ（18）（19）（20）を制御するINC1,INC2,DEC
1,CLEAR2,DEC3や、入力選択回路MPXA,MPXBを制御するＡ
−BUS,A−DRAM,B−BUS,B−CRAM,B−CROM,あるいはALU
（22）を制御するADD,THR等を出力する。このマイクロ
コードは、各々データ処理回路（９）（10）の各部の共
通する回路に印加されるため、一つの命令の実行によっ
てデータ処理回路（９）（10）を同時に同一の制御が行
われる。
ROM（26）と、プログラムROM（26）のアドレスを指定す
るプログラムカウンタ（PC）（27）と、読み出された命
令を解読するインストラクションデコーダ（Ｉ−DEC）
（28）とを有する。プログラムROM（26）は、32ビット
×512の容量を有し、デジタルフィルタを実現するため
のプログラム、及び、その他必要なプログラムが格納さ
れる。インストラクションデコーダ（28）は、命令を解
読してマイクロコードを出力するものであり、アドレス
ポインタ（18）（19）（20）を制御するINC1,INC2,DEC
1,CLEAR2,DEC3や、入力選択回路MPXA,MPXBを制御するＡ
−BUS,A−DRAM,B−BUS,B−CRAM,B−CROM,あるいはALU
（22）を制御するADD,THR等を出力する。このマイクロ
コードは、各々データ処理回路（９）（10）の各部の共
通する回路に印加されるため、一つの命令の実行によっ
てデータ処理回路（９）（10）を同時に同一の制御が行
われる。
第１図に示されたDSPシステムに於いて、デジタルフ
ィルタを構成するために必要な命令の例を第２図に示
す。第２図に於いて、MUL命令は乗算命令であり、乗算
器（21）の入力Ａ及び入力Ｂに入力される対象を選択
し、乗算を行わせるものである。AP命令は、アドレスポ
インタ（18）（19）（20）のインクリメント、デクリメ
ントあるいはクリアを行うものである。ALU命令はALU
（22）の制御命令であり、ALUADDは、入力された２つの
データをALU（22）で加算し、加算結果をACC（23）に保
持させ、ALUSUBは一方の入力のデータから他方の入力の
データを減算し、減算結果をACC（23）に保持させ、ALU
THRは、乗算器（21）からの乗算結果をそのままACC（2
3）に保持させる命令である。RAM1D,TMP1D,TMP2D,TMP3D
はストア命令であり、データバス（11）のデータをデー
タRAM（15）、テンポラリーレジスタ（24）に記憶させ
る。ACLS,TMP1S,TMP2S,TMP3Sは転送命令であり、ACC（2
3）、テンポラリーレジスタ（24）のデータをデータバ
ス（11）及び補助バス（25）に送出する命令である。
ィルタを構成するために必要な命令の例を第２図に示
す。第２図に於いて、MUL命令は乗算命令であり、乗算
器（21）の入力Ａ及び入力Ｂに入力される対象を選択
し、乗算を行わせるものである。AP命令は、アドレスポ
インタ（18）（19）（20）のインクリメント、デクリメ
ントあるいはクリアを行うものである。ALU命令はALU
（22）の制御命令であり、ALUADDは、入力された２つの
データをALU（22）で加算し、加算結果をACC（23）に保
持させ、ALUSUBは一方の入力のデータから他方の入力の
データを減算し、減算結果をACC（23）に保持させ、ALU
THRは、乗算器（21）からの乗算結果をそのままACC（2
3）に保持させる命令である。RAM1D,TMP1D,TMP2D,TMP3D
はストア命令であり、データバス（11）のデータをデー
タRAM（15）、テンポラリーレジスタ（24）に記憶させ
る。ACLS,TMP1S,TMP2S,TMP3Sは転送命令であり、ACC（2
3）、テンポラリーレジスタ（24）のデータをデータバ
ス（11）及び補助バス（25）に送出する命令である。
ところで、オーディオの信号処理に於いて、グラフィ
ックイコライザを実現する場合、第３図に示される２次
の直接型IIRフィルタを複数段縦続接続することによっ
て得られる。第３図のIIR型フィルタは、 Yi＝C1Xi＋C2Xi-1＋C3Xi-2＋C4Yi-1＋C5Yi-2……（１）
式 （C1,C2,C3,C4,C5はフィルタ特性を決定する定数） の積和演算を行うものであり、（29）で示されるZ-1は
単位時間（ここではサンプリング周期）の遅延素子であ
り、（30）は定数C1〜C5の乗算素子、（31）は加算素子
である。
ックイコライザを実現する場合、第３図に示される２次
の直接型IIRフィルタを複数段縦続接続することによっ
て得られる。第３図のIIR型フィルタは、 Yi＝C1Xi＋C2Xi-1＋C3Xi-2＋C4Yi-1＋C5Yi-2……（１）
式 （C1,C2,C3,C4,C5はフィルタ特性を決定する定数） の積和演算を行うものであり、（29）で示されるZ-1は
単位時間（ここではサンプリング周期）の遅延素子であ
り、（30）は定数C1〜C5の乗算素子、（31）は加算素子
である。
しかしながら、中心周波数が200Hz程度の低周波帯域
の場合には、定数C1〜C5の有効桁数は、16ビットで表わ
すことができなくなるため、各定数をα＋β・δという
形に変換する。即ち、αは、定数に最も近い整数であ
り、βは、整数αと定数の差を１より小さい数δで割っ
た商である。中心周波数を200Hzとすると定数C1〜C
5は、 C1＝１＋ａ・δ C2＝−２＋ｂ・δ C3＝１＋ｃ・δ C4＝２＋ｄ・δ C5＝−１＋ｅ・δ となる。ここでδは1/2n（ｎは整数）とする。
の場合には、定数C1〜C5の有効桁数は、16ビットで表わ
すことができなくなるため、各定数をα＋β・δという
形に変換する。即ち、αは、定数に最も近い整数であ
り、βは、整数αと定数の差を１より小さい数δで割っ
た商である。中心周波数を200Hzとすると定数C1〜C
5は、 C1＝１＋ａ・δ C2＝−２＋ｂ・δ C3＝１＋ｃ・δ C4＝２＋ｄ・δ C5＝−１＋ｅ・δ となる。ここでδは1/2n（ｎは整数）とする。
これらを（１）式に代入すると Yi＝Xi−2Xi-1＋Xi-2＋2Yi-1−Yi-2＋δ（aXi＋bXi-1 ＋cXi-2＋dYi-1＋eYi-2） ＝Xi−２（Xi-1−Yi-1）＋Xi-2−Yi-2＋δ（aXi ＋bXi-1＋cXi-2＋dYi-1＋eYi-2） となる。この積和演算は、第４図に示す回路で実現され
る。即ち、第３図の回路と同様にaXi＋bXi-1＋cXi-2＋d
Yi-1＋eYi-2の演算結果を求めてδを乗算し、該乗算結
果に入力データXiと、２サンプリング前のデータXi-2−
Yi-2を加算し、更に、その結果から、１サンプリング前
のデータXi-1−Yi-1に２を乗算したものを引いて、出力
データYiを算出する。従って、16ビットで十分有効桁が
表わされる定数a,b,c,d,eを用いて積和演算を行うので
小数点以下の演算精度が向上する。
る。即ち、第３図の回路と同様にaXi＋bXi-1＋cXi-2＋d
Yi-1＋eYi-2の演算結果を求めてδを乗算し、該乗算結
果に入力データXiと、２サンプリング前のデータXi-2−
Yi-2を加算し、更に、その結果から、１サンプリング前
のデータXi-1−Yi-1に２を乗算したものを引いて、出力
データYiを算出する。従って、16ビットで十分有効桁が
表わされる定数a,b,c,d,eを用いて積和演算を行うので
小数点以下の演算精度が向上する。
例えば、低周波帯域フィルタの場合、フィルタ係数
Ａ、Ｂ、Ｃを10進数で表したとすると、 Ａ＝2.0000001234567 Ｂ＝1.0000000076543 Ｃ＝3.0000000654321 となり、フィルタ係数の小数点以下の「０」の桁が非常
に多くなる。これを本願発明のようなα＋β・δという
形にすると、 Ａ＝２＋1.234567×δ Ｂ＝１＋0.076543×δ Ｃ＝３＋0.654321×δ となり、このときのδは10-7となる。このように各フィ
ルタ係数に共通で、１より小さい係数δで括ることによ
り、小数点以下の有効桁がβの形で表せる。従って、演
算回路の能力が７桁の場合であっても小数点以下の有効
桁７桁を取り扱うことが可能になる。更に、各フィルタ
係数に共通な係数δを使用することで、第４図及び第５
図に示されるような基本的なIILフィルタの形を保った
低周波帯域フィルタを構成できる。
Ａ、Ｂ、Ｃを10進数で表したとすると、 Ａ＝2.0000001234567 Ｂ＝1.0000000076543 Ｃ＝3.0000000654321 となり、フィルタ係数の小数点以下の「０」の桁が非常
に多くなる。これを本願発明のようなα＋β・δという
形にすると、 Ａ＝２＋1.234567×δ Ｂ＝１＋0.076543×δ Ｃ＝３＋0.654321×δ となり、このときのδは10-7となる。このように各フィ
ルタ係数に共通で、１より小さい係数δで括ることによ
り、小数点以下の有効桁がβの形で表せる。従って、演
算回路の能力が７桁の場合であっても小数点以下の有効
桁７桁を取り扱うことが可能になる。更に、各フィルタ
係数に共通な係数δを使用することで、第４図及び第５
図に示されるような基本的なIILフィルタの形を保った
低周波帯域フィルタを構成できる。
次に、第１図に示されたDSPシステムを用いて、第５
図に示されるようなグラフィックイコライザを実現する
方法を説明する。第５図に示されたデジタルフィルタ
は、第３図及び第４図に示されたフィルタを縦続接続し
たものであり、１段目では、入力データがxi、定数がA,
B,C,D,E,出力がyiであり、２段目では、入力データが
yi、定数がa,b,c,d,e,δ,2,出力データがziとなる。第
６図は、第５図のデジタルフィルタを実現するプログラ
ムを示す図であり、第７図は、データRAM（15）、定数R
AM（16）、及びテンポラリーレジスタ（24）に記憶され
るデータの割付け図である。第６図のプログラムにより
定数の乗算は、C,B,A,E,D,c,d,a,e,dの順で行うために
定数RAM（16）のアドレス「０」から「９」までには、
同一順序で定数が格納される。一方、データRAM（15）
には、xi,yi,ziのデータが３アドレスおきに書き込まれ
るが、サンプリング周期、即ち、１つの入力データxi+1
に対する演算処理毎に、１アドレスずらしてxi+1,yi+1,
zi+1を書き込むことにより、遅延素子（29）による遅延
データを作成している。よって、第５図に示されたデジ
タルフィルタの場合には、アドレスポインタ（18）は
「０」〜「７」の循環アドレス指定、及び、アドレスポ
インタ（19）は「０」〜「９」の循環アドレス指定とな
るように予めプログラムによって、設定しておく。
図に示されるようなグラフィックイコライザを実現する
方法を説明する。第５図に示されたデジタルフィルタ
は、第３図及び第４図に示されたフィルタを縦続接続し
たものであり、１段目では、入力データがxi、定数がA,
B,C,D,E,出力がyiであり、２段目では、入力データが
yi、定数がa,b,c,d,e,δ,2,出力データがziとなる。第
６図は、第５図のデジタルフィルタを実現するプログラ
ムを示す図であり、第７図は、データRAM（15）、定数R
AM（16）、及びテンポラリーレジスタ（24）に記憶され
るデータの割付け図である。第６図のプログラムにより
定数の乗算は、C,B,A,E,D,c,d,a,e,dの順で行うために
定数RAM（16）のアドレス「０」から「９」までには、
同一順序で定数が格納される。一方、データRAM（15）
には、xi,yi,ziのデータが３アドレスおきに書き込まれ
るが、サンプリング周期、即ち、１つの入力データxi+1
に対する演算処理毎に、１アドレスずらしてxi+1,yi+1,
zi+1を書き込むことにより、遅延素子（29）による遅延
データを作成している。よって、第５図に示されたデジ
タルフィルタの場合には、アドレスポインタ（18）は
「０」〜「７」の循環アドレス指定、及び、アドレスポ
インタ（19）は「０」〜「９」の循環アドレス指定とな
るように予めプログラムによって、設定しておく。
ここで、入力データxiに対して第６図のプログラムの
ステップ「０」を実行する時点に於いて、データRAM（1
5）の内容が第７図（イ）の如くであり、アドレスポイ
ンタ（18）（19）が共にアドレス「０」であるとき、ス
テップ「０」が実行されると、乗算器（21）の入力Ａ及
びＢには、データRAM（15）のアドレス「０」に記憶さ
れている。データxi-2（２サンプル前の入力データ）と
定数RAM（16）のアドレス「０」に記憶されている係数
Ｃが印加されるが、その乗算結果は、次のステップで確
定し出力される。また、ステップ「０」の最後に、命令
AP1INC,AP2INCにより、アドレスポインタ（18）（19）
が共にインクリメントされ、その内容が「１」となる。
ステップ「０」を実行する時点に於いて、データRAM（1
5）の内容が第７図（イ）の如くであり、アドレスポイ
ンタ（18）（19）が共にアドレス「０」であるとき、ス
テップ「０」が実行されると、乗算器（21）の入力Ａ及
びＢには、データRAM（15）のアドレス「０」に記憶さ
れている。データxi-2（２サンプル前の入力データ）と
定数RAM（16）のアドレス「０」に記憶されている係数
Ｃが印加されるが、その乗算結果は、次のステップで確
定し出力される。また、ステップ「０」の最後に、命令
AP1INC,AP2INCにより、アドレスポインタ（18）（19）
が共にインクリメントされ、その内容が「１」となる。
ステップ「１」が実行されると、ステップ「０」と同
様にデータRAM（15）と定数RAM（16）が乗算器（21）の
入力として選択され、各々、アドレス「１」に記憶され
たデータxi-1と定数Ｂが乗算器（21）に印加される。ま
た、前回のステップ「０」で乗算された結果は、命令AL
UTHRにより、ALU（22）を素通りしてACC（23）に最初の
乗算結果Ｃ・xi-2がストアされる。ステップ「１」の最
後に、命令AP1INC,AP2INCにより、アドレスポインタ（1
8）（19）がインクリメントされ、その内容はアドレス
「２」となる。
様にデータRAM（15）と定数RAM（16）が乗算器（21）の
入力として選択され、各々、アドレス「１」に記憶され
たデータxi-1と定数Ｂが乗算器（21）に印加される。ま
た、前回のステップ「０」で乗算された結果は、命令AL
UTHRにより、ALU（22）を素通りしてACC（23）に最初の
乗算結果Ｃ・xi-2がストアされる。ステップ「１」の最
後に、命令AP1INC,AP2INCにより、アドレスポインタ（1
8）（19）がインクリメントされ、その内容はアドレス
「２」となる。
次に、ステップ「２」が実行されると、命令MULA−BU
S,B−CRAMにより、乗算器（21）の入力Ａにはデータバ
ス（11）、入力Ｂには定数RAM（16）が選択される。一
方、命令TMP1Sにより、テンポラリーレジスタTMP1の内
容がデータバス（11）に送出され、命令RAM1Dにより、
データバス（11）に送出されたデータが、アドレスポイ
ンタ（18）で指定されるデータRAM（15）のアドレス
「２」にストアされる。このとき、テンポラリーレジス
タTMP1には、サンプリング周期毎にデータ入力回路（1
2）に外部から印加された力データxiが予めストアされ
ている。従って、入力データxiは、乗算器（21）によっ
て定数RAM（16）から読み出された定数Ａと乗算される
と共に、データRAM（15）のアドレス「２」にストアさ
れる。一方、命令ALUADDにより、ACC（23）にストアさ
れているＣ・xi-2とステップ「１」の乗算結果Ｂ・xi-1
の加算が行われ、その結果Ｂ・xi-1＋Ｃ・xi-2がACC（2
3）にストアされる。ステップ「２」の最後に、アドレ
スポインタ（18）（19）がインクリメントされ、その内
容はアドレス「３」となる。
S,B−CRAMにより、乗算器（21）の入力Ａにはデータバ
ス（11）、入力Ｂには定数RAM（16）が選択される。一
方、命令TMP1Sにより、テンポラリーレジスタTMP1の内
容がデータバス（11）に送出され、命令RAM1Dにより、
データバス（11）に送出されたデータが、アドレスポイ
ンタ（18）で指定されるデータRAM（15）のアドレス
「２」にストアされる。このとき、テンポラリーレジス
タTMP1には、サンプリング周期毎にデータ入力回路（1
2）に外部から印加された力データxiが予めストアされ
ている。従って、入力データxiは、乗算器（21）によっ
て定数RAM（16）から読み出された定数Ａと乗算される
と共に、データRAM（15）のアドレス「２」にストアさ
れる。一方、命令ALUADDにより、ACC（23）にストアさ
れているＣ・xi-2とステップ「１」の乗算結果Ｂ・xi-1
の加算が行われ、その結果Ｂ・xi-1＋Ｃ・xi-2がACC（2
3）にストアされる。ステップ「２」の最後に、アドレ
スポインタ（18）（19）がインクリメントされ、その内
容はアドレス「３」となる。
ステップ「３」が実行されると、乗算器（21）の入力
Ａ及びＢには、データRAM（15）と定数RAM（16）のアド
レス「３」にストアされているデータyi-2と定数Ｅが印
加され、命令ALUADDにより、ステップ「２」の乗算結果
Ａ・xiとACC（23）の内容Ｂ・xi-1＋Ｃ・xi-2がALU（2
2）に於いて加算され、加算結果Ａ・xi＋Ｂ・xi-1＋Ｃ
・xi-2がACC（23）にストアされる。ステップ「３」の
最後にアドレスポインタ（18）（19）がインクリメント
され、アドレス「４」となる。
Ａ及びＢには、データRAM（15）と定数RAM（16）のアド
レス「３」にストアされているデータyi-2と定数Ｅが印
加され、命令ALUADDにより、ステップ「２」の乗算結果
Ａ・xiとACC（23）の内容Ｂ・xi-1＋Ｃ・xi-2がALU（2
2）に於いて加算され、加算結果Ａ・xi＋Ｂ・xi-1＋Ｃ
・xi-2がACC（23）にストアされる。ステップ「３」の
最後にアドレスポインタ（18）（19）がインクリメント
され、アドレス「４」となる。
ステップ「４」が実行されると、乗算器（21）の入力
Ａ及びＢには、データRAM（15）と定数RAM（16）のアド
レス「４」にストアされているデータyi-1と定数Ｄが印
加され、命令ALUADDにより、ステップ「３」の乗算結果
Ｅ・yi-2とACC（23）の内容Ａ・xi-1＋Ｂ・xi-1＋Ｃ・x
i-2がALU（22）に於いて加算され、加算結果Ａ・xi＋Ｂ
・xi-1＋Ｃ・xi-2＋Ｅ・yi-2がACC（23）にストアされ
る。ステップ「４」の最後に、命令AP1DEC,AP2INCによ
り、アドレスポインタ（18）はデクリメントされて、ア
ドレス「３」となり、アドレスポインタ（19）はインク
リメントされてアドレス「５」となる。
Ａ及びＢには、データRAM（15）と定数RAM（16）のアド
レス「４」にストアされているデータyi-1と定数Ｄが印
加され、命令ALUADDにより、ステップ「３」の乗算結果
Ｅ・yi-2とACC（23）の内容Ａ・xi-1＋Ｂ・xi-1＋Ｃ・x
i-2がALU（22）に於いて加算され、加算結果Ａ・xi＋Ｂ
・xi-1＋Ｃ・xi-2＋Ｅ・yi-2がACC（23）にストアされ
る。ステップ「４」の最後に、命令AP1DEC,AP2INCによ
り、アドレスポインタ（18）はデクリメントされて、ア
ドレス「３」となり、アドレスポインタ（19）はインク
リメントされてアドレス「５」となる。
ステップ「５」が実行されると、乗算器（21）の入力
Ａ及びＢには、データRAM（15）のアドレス「３」にス
トアされたデータyi-2と定数RAM（16）のアドレス
「５」にストアされた定数ｃが印加される。即ち、乗算
器（21）は、このステップ「５」から第５図に示された
デジタルフィルタの２段目の乗算を行う。一方、命令AL
UADDにより、ステップ「４」の乗算結果Ｄ・yi-1とACC
（23）の内容Ａ・xi＋Ｂ・xi-1＋Ｃ・xi-2＋Ｅ・yi-2が
ALU（22）に於いて加算され、加算結果Ａ・xi＋Ｂ・x
i-1＋Ｃ・xi-2＋Ｄ・yi-1＋Ｅ・yi-2がACC（23）にスト
アされる。このときACC（23）の内容は、１段目のデジ
タルフィルタの出力yiとなる。ステップ「５」の最後に
アドレスポインタ（18）はインクリメントされてアドレ
ス「４」となり、アドレスポインタ（19）はインクリメ
ントされてアドレス「６」となる。
Ａ及びＢには、データRAM（15）のアドレス「３」にス
トアされたデータyi-2と定数RAM（16）のアドレス
「５」にストアされた定数ｃが印加される。即ち、乗算
器（21）は、このステップ「５」から第５図に示された
デジタルフィルタの２段目の乗算を行う。一方、命令AL
UADDにより、ステップ「４」の乗算結果Ｄ・yi-1とACC
（23）の内容Ａ・xi＋Ｂ・xi-1＋Ｃ・xi-2＋Ｅ・yi-2が
ALU（22）に於いて加算され、加算結果Ａ・xi＋Ｂ・x
i-1＋Ｃ・xi-2＋Ｄ・yi-1＋Ｅ・yi-2がACC（23）にスト
アされる。このときACC（23）の内容は、１段目のデジ
タルフィルタの出力yiとなる。ステップ「５」の最後に
アドレスポインタ（18）はインクリメントされてアドレ
ス「４」となり、アドレスポインタ（19）はインクリメ
ントされてアドレス「６」となる。
ステップ「６」が実行されると、乗算器（21）の入力
Ａ及びＢには、データRAM（15）のアドレス「４」にス
トアされたデータyi-1と定数RAM（16）のアドレス
「６」にストアされた定数ｂが印加される。また、命令
ACCSにより、ACC（23）にストアされたデータyiがデー
タバス（11）に送出され、命令TMP1Dにより、データバ
ス（11）に送出されたデータyiがテンポラリーレジスタ
TMP1にストアされる。一方、命令ALUTHRにより、ステッ
プ「５」の乗算結果ｃ・yi-2は、ALU（22）を素通りし
てACC（23）にストアされる。ステップ「６」の最後に
アドレスポインタ（18）（19）はインクリメントされ
て、アドレス「５」とアドレス「７」になる。
Ａ及びＢには、データRAM（15）のアドレス「４」にス
トアされたデータyi-1と定数RAM（16）のアドレス
「６」にストアされた定数ｂが印加される。また、命令
ACCSにより、ACC（23）にストアされたデータyiがデー
タバス（11）に送出され、命令TMP1Dにより、データバ
ス（11）に送出されたデータyiがテンポラリーレジスタ
TMP1にストアされる。一方、命令ALUTHRにより、ステッ
プ「５」の乗算結果ｃ・yi-2は、ALU（22）を素通りし
てACC（23）にストアされる。ステップ「６」の最後に
アドレスポインタ（18）（19）はインクリメントされ
て、アドレス「５」とアドレス「７」になる。
ステップ「７」が実行されると、命令MULA−BUS,B−C
RAMにより、乗算器（21）の入力Ａ及びＢには、データ
バス（11）に送出されたデータと定数RAM（16）のアド
レス「７」にストアされた定数ａが印加される。また、
命令TMP1S及びRAM1Dにより、テンポラリーレジスタTMP1
にストアされたデータyiは、データバス（11）に送出さ
れて乗算器（21）の入力Ａに印加されると共に、アドレ
スポインタ（18）で指定されたデータRAM（15）のアド
レス「５」にストアされる。一方、命令ALUADDによりス
テップ「６」の乗算結果ｂ・yi-1とACC（23）のｃ・y
i-2がALU（22）に於いて加算され、その結果ｂ・yi-1＋
ｃ・yi-2がACC（23）にストアされる。ステップ「７」
の最後に、アドレスポインタ（18）（19）はインクリメ
ントされてアドレス「６」とアドレス「８」になる。
RAMにより、乗算器（21）の入力Ａ及びＢには、データ
バス（11）に送出されたデータと定数RAM（16）のアド
レス「７」にストアされた定数ａが印加される。また、
命令TMP1S及びRAM1Dにより、テンポラリーレジスタTMP1
にストアされたデータyiは、データバス（11）に送出さ
れて乗算器（21）の入力Ａに印加されると共に、アドレ
スポインタ（18）で指定されたデータRAM（15）のアド
レス「５」にストアされる。一方、命令ALUADDによりス
テップ「６」の乗算結果ｂ・yi-1とACC（23）のｃ・y
i-2がALU（22）に於いて加算され、その結果ｂ・yi-1＋
ｃ・yi-2がACC（23）にストアされる。ステップ「７」
の最後に、アドレスポインタ（18）（19）はインクリメ
ントされてアドレス「６」とアドレス「８」になる。
ステップ「８」が実行されると、乗算器（21）の入力
Ａ及びＢには、データRAM（15）のアドレス「６」にス
トアされたデータzi-2と定数RAM（16）のアドレス
「８」にストアされた定数ｅが印加され、一方ALU（2
2）に於いてステップ「７」の乗算結果ａ・yiとACC（2
3）にストアされたデータｂ・yi-1＋ｃ・yi-2が加算さ
れ、その結果ａ・yi＋ｂ・yi-1＋ｃ・yi-2がACC（23）
にストアされる。ステップ「８」の最後にアドレスポイ
ンタ（18）（19）はインクリメントされて、アドレス
「７」とアドレス「９」になる。
Ａ及びＢには、データRAM（15）のアドレス「６」にス
トアされたデータzi-2と定数RAM（16）のアドレス
「８」にストアされた定数ｅが印加され、一方ALU（2
2）に於いてステップ「７」の乗算結果ａ・yiとACC（2
3）にストアされたデータｂ・yi-1＋ｃ・yi-2が加算さ
れ、その結果ａ・yi＋ｂ・yi-1＋ｃ・yi-2がACC（23）
にストアされる。ステップ「８」の最後にアドレスポイ
ンタ（18）（19）はインクリメントされて、アドレス
「７」とアドレス「９」になる。
ステップ「９」が実行されると、乗算器（21）の入力
Ａ及びＢには、データRAM（15）のアドレス「７」にス
トアされたデータzi-1と定数RAM（16）のアドレス
「９」にストアされた定数ｄが印加され、一方ALU（2
2）に於いて、ステップ「８」の乗算結果ｅ・zi-2とACC
（23）にストアされたデータａ・yi＋ｂ・yi-1＋ｃ・y
i-2が加算され、加算結果ａ・yi＋ｂ・yi-1＋ｃ・yi-2
＋ｅ・zi-2がACC（23）にストアされる。ステップ
「９」の最後にアドレスポインタ（18）（19）がインク
リメントされると、アドレスポインタ（18）（19）は共
にアドレス「０」となる。
Ａ及びＢには、データRAM（15）のアドレス「７」にス
トアされたデータzi-1と定数RAM（16）のアドレス
「９」にストアされた定数ｄが印加され、一方ALU（2
2）に於いて、ステップ「８」の乗算結果ｅ・zi-2とACC
（23）にストアされたデータａ・yi＋ｂ・yi-1＋ｃ・y
i-2が加算され、加算結果ａ・yi＋ｂ・yi-1＋ｃ・yi-2
＋ｅ・zi-2がACC（23）にストアされる。ステップ
「９」の最後にアドレスポインタ（18）（19）がインク
リメントされると、アドレスポインタ（18）（19）は共
にアドレス「０」となる。
ステップ「10」が実行されると乗算は行われず、ステ
ップ「９」の乗算結果ｄ・zi-1とACC（23）にストアさ
れたデータａ・yi＋ｂ・yi-1＋ｃ・yi-2＋ｅ・zi-2がAL
U（22）に於いて加算され、その加算結果ａ・yi＋ｂ・y
i-1＋ｃ・yi-2＋ｄ・zi-1＋ｅ・zi-2がACC（23）にスト
アされる。
ップ「９」の乗算結果ｄ・zi-1とACC（23）にストアさ
れたデータａ・yi＋ｂ・yi-1＋ｃ・yi-2＋ｅ・zi-2がAL
U（22）に於いて加算され、その加算結果ａ・yi＋ｂ・y
i-1＋ｃ・yi-2＋ｄ・zi-1＋ｅ・zi-2がACC（23）にスト
アされる。
ステップ「11」が実行されるとACC（23）にストアさ
れたデータがｎビット右方向にシフトされる。シフトさ
れた結果は、δ（ａ・yi＋ｂ・yi-1＋ｃ・yi-2＋ｄ・z
i-1＋ｅ・zi-2）となる。即ち、δは1/2nと設定されて
いるため、右方向にｎビットシフトすることが1/2n乗算
したことになる。
れたデータがｎビット右方向にシフトされる。シフトさ
れた結果は、δ（ａ・yi＋ｂ・yi-1＋ｃ・yi-2＋ｄ・z
i-1＋ｅ・zi-2）となる。即ち、δは1/2nと設定されて
いるため、右方向にｎビットシフトすることが1/2n乗算
したことになる。
ステップ「12」が実行されると、命令TMP3Sにより、
テンポラリーレジスタTMP3に保持されているデータyi-2
−zi-2がデータバス（11）に送出され、ALU（22）に於
いて、ACC（23）のデータと加算され、その加算結果、y
i-2−zi-2＋δ（ａ・yi＋ｂ・yi-1＋ｃ・yi-2＋ｄ・z
i-1＋ｄ・zi-2）がACC（23）に保持される。
テンポラリーレジスタTMP3に保持されているデータyi-2
−zi-2がデータバス（11）に送出され、ALU（22）に於
いて、ACC（23）のデータと加算され、その加算結果、y
i-2−zi-2＋δ（ａ・yi＋ｂ・yi-1＋ｃ・yi-2＋ｄ・z
i-1＋ｄ・zi-2）がACC（23）に保持される。
ステップ「13」が実行されると、命令TMP2Sによりテ
ンポラリーレジスタTMP2のデータyi-1−zi-2がデータバ
ス（11）に送出されると共に、次のサンプリングデータ
の処理の遅延データを得るために命令TMP3Dにより、デ
ータyi-1−zi-1がテンポラリーレジスタTMP3に書き込ま
れる。一方、命令ALUSUBにより、ALU（22）に於いて、A
CC（23）に保持されたデータからデータバス（11）に送
出されたデータyi-1−zi-1が引算され、その結果がACC
（23）に保持される。
ンポラリーレジスタTMP2のデータyi-1−zi-2がデータバ
ス（11）に送出されると共に、次のサンプリングデータ
の処理の遅延データを得るために命令TMP3Dにより、デ
ータyi-1−zi-1がテンポラリーレジスタTMP3に書き込ま
れる。一方、命令ALUSUBにより、ALU（22）に於いて、A
CC（23）に保持されたデータからデータバス（11）に送
出されたデータyi-1−zi-1が引算され、その結果がACC
（23）に保持される。
ステップ「14」が実行されると、ステップ「13」と同
様、データバス（11）にデータyi-1−zi-1が送出され、
ALU（22）に於いて、ACC（23）に保持されたデータから
yi-1−zi-1が引算され、その結果がACC（23）に書き込
まれる。このときのACC（23）のデータは−２（yi-1−z
i-1）＋（yi-2−zi-2）＋δ（ａ・yi＋ｂ・yi-1＋ｃ・y
i-2＋ｄ・zi-1＋ｅ・zi-2）である。
様、データバス（11）にデータyi-1−zi-1が送出され、
ALU（22）に於いて、ACC（23）に保持されたデータから
yi-1−zi-1が引算され、その結果がACC（23）に書き込
まれる。このときのACC（23）のデータは−２（yi-1−z
i-1）＋（yi-2−zi-2）＋δ（ａ・yi＋ｂ・yi-1＋ｃ・y
i-2＋ｄ・zi-1＋ｅ・zi-2）である。
ステップ「15」が実行されると、命令TMP1Sにより、
テンポラリーレジスタTMP1のデータxiがデータバス（1
1）に送出され、ALU（23）に於いて、ACC（23）のデー
タと加算され、加算結果がACC（23）に書き込まれる。
このときのACC（23）のデータは、yi-1（yi-1−zi-1）
＋（yi-2−zi-2）＋δ（ａ・yi＋ｂ・yi-1＋ｃ・yi-2＋
ｄ・zi-1＋ｅ・zi-2）、即ち、デジタルフィルタの出力
データziとなる。
テンポラリーレジスタTMP1のデータxiがデータバス（1
1）に送出され、ALU（23）に於いて、ACC（23）のデー
タと加算され、加算結果がACC（23）に書き込まれる。
このときのACC（23）のデータは、yi-1（yi-1−zi-1）
＋（yi-2−zi-2）＋δ（ａ・yi＋ｂ・yi-1＋ｃ・yi-2＋
ｄ・zi-1＋ｅ・zi-2）、即ち、デジタルフィルタの出力
データziとなる。
ステップ「16」が実行されると、命令ACCSによりACC
（23）にストアされたデータziがデータバス（11）に送
出され、命令RAM1Dにより、アドレスポインタ（18）で
指定されたデータRAM（15）のアドレス「０」にストア
される。
（23）にストアされたデータziがデータバス（11）に送
出され、命令RAM1Dにより、アドレスポインタ（18）で
指定されたデータRAM（15）のアドレス「０」にストア
される。
ステップ「17」が実行されると、命令TMP1Sにより、
テンポラリーレジスタTMP1のデータyiがデータバス（1
1）に送出され、命令ALUSUBにより、データyiからACC
（23）にストアされたデータziがALU（22）で引算さ
れ、yi−ziがACC（23）にストアされる。
テンポラリーレジスタTMP1のデータyiがデータバス（1
1）に送出され、命令ALUSUBにより、データyiからACC
（23）にストアされたデータziがALU（22）で引算さ
れ、yi−ziがACC（23）にストアされる。
ステップ「18」が実行されると、命令ACCSにより、AC
C（23）にストアされたデータyi−ziがデータバス（1
1）に送出され、命令TMP2Dにより、データバス（11）の
データyi−ziがテンポラリーレジスタTMP2にストアさ
れ、次のサンプリングデータの処理のための遅延データ
となる。ステップ「18」の最後に命令AP1INCにより、ア
ドレスポインタ（18）がインクリメントされてアドレス
「１」となる。従って、次のサンプリングデータxi+1の
処理開始時には、アドレスポインタ（18）でアドレスさ
れるデータRAM（15）は、アドレス「１」からアクセス
されることになり、前回のスタートアドレスより１アド
レス先にずれる。
C（23）にストアされたデータyi−ziがデータバス（1
1）に送出され、命令TMP2Dにより、データバス（11）の
データyi−ziがテンポラリーレジスタTMP2にストアさ
れ、次のサンプリングデータの処理のための遅延データ
となる。ステップ「18」の最後に命令AP1INCにより、ア
ドレスポインタ（18）がインクリメントされてアドレス
「１」となる。従って、次のサンプリングデータxi+1の
処理開始時には、アドレスポインタ（18）でアドレスさ
れるデータRAM（15）は、アドレス「１」からアクセス
されることになり、前回のスタートアドレスより１アド
レス先にずれる。
以上のステップ「０」〜「18」のプログラムをサンプ
リング周期毎に実行することにより、入力データxi,x
i+1,xi+2……に対するフィルタ処理が行われ、データRA
M（15）の内容が第７図（イ）（ロ）（ハ）（ニ）……
の如く変化し、フィルタ出力zi,zi+1,zi+2,……が得ら
れる。
リング周期毎に実行することにより、入力データxi,x
i+1,xi+2……に対するフィルタ処理が行われ、データRA
M（15）の内容が第７図（イ）（ロ）（ハ）（ニ）……
の如く変化し、フィルタ出力zi,zi+1,zi+2,……が得ら
れる。
このように、第４図に示されたデジタルフィルタと第
５図に示された低周波帯域デジタルフィルタの積和演算
が連続して行え得ると共に、定数の小数点以下の有効数
次を16ビットで表わされるようにして乗算するので乗算
精度が向上する。
５図に示された低周波帯域デジタルフィルタの積和演算
が連続して行え得ると共に、定数の小数点以下の有効数
次を16ビットで表わされるようにして乗算するので乗算
精度が向上する。
（ト）発明の効果 上述の如く本発明によれば、低周波帯域デジタルフィ
ルタをDSPシステムで実現する際に、乗算のビット数を
増加することなく乗算精度を高くすることができるた
め、低周波帯域でのフィルタ特性を良好に確保すること
ができる。更に、他の低周波帯域のフィルタ処理と連続
して行うことがでるので、グラフィックイコライザを実
現するプログラムステップ数を短縮することができ、他
の処理を行う余裕が生じ、DSPシステム全体のスループ
ットの向上にも貢献するものである。
ルタをDSPシステムで実現する際に、乗算のビット数を
増加することなく乗算精度を高くすることができるた
め、低周波帯域でのフィルタ特性を良好に確保すること
ができる。更に、他の低周波帯域のフィルタ処理と連続
して行うことがでるので、グラフィックイコライザを実
現するプログラムステップ数を短縮することができ、他
の処理を行う余裕が生じ、DSPシステム全体のスループ
ットの向上にも貢献するものである。
第１図は本発明を実行するためのDSP装置のブロック
図、第２図は第１図のDSP装置に用いられる命令の例を
示す図、第３図は、IIR型デジタルフィルタの回路図、
第４図は、本発明の実施例を示すデジタルフィルタの回
路図、第５図は、本発明を使用したグラフィックイコラ
イザの回路図、第６図は、第５図のグラフィックイコラ
イザを実現するプログラムを示す図、第７図は、データ
RAM、定数RAM、及び、テンポラリーレジスタのデータ割
付け図、第８図は一般的なDSP装置のブロック図であ
る。 （９）（10）……デジタル処理回路、（12）……データ
入出力回路、（13）……インターフェイス回路、（14）
……制御回路、（11）……データバス、（15）……デー
タRAM、（16）……定数RAM、（17）……定数ROM、（1
8）（19）（20）……アドレスポインタ、（21）……乗
算器、（22）……ALU、（23）……アキュームレータ（A
CC）、（24）……テンポラリーレジスタ、（25）……補
助バス、（26）……プログラムROM、（27）……プログ
ラムカウンタ、（28）……インストラクションデコー
ダ、（29）……遅延素子、（30）……乗算素子、（31）
……加算素子。
図、第２図は第１図のDSP装置に用いられる命令の例を
示す図、第３図は、IIR型デジタルフィルタの回路図、
第４図は、本発明の実施例を示すデジタルフィルタの回
路図、第５図は、本発明を使用したグラフィックイコラ
イザの回路図、第６図は、第５図のグラフィックイコラ
イザを実現するプログラムを示す図、第７図は、データ
RAM、定数RAM、及び、テンポラリーレジスタのデータ割
付け図、第８図は一般的なDSP装置のブロック図であ
る。 （９）（10）……デジタル処理回路、（12）……データ
入出力回路、（13）……インターフェイス回路、（14）
……制御回路、（11）……データバス、（15）……デー
タRAM、（16）……定数RAM、（17）……定数ROM、（1
8）（19）（20）……アドレスポインタ、（21）……乗
算器、（22）……ALU、（23）……アキュームレータ（A
CC）、（24）……テンポラリーレジスタ、（25）……補
助バス、（26）……プログラムROM、（27）……プログ
ラムカウンタ、（28）……インストラクションデコー
ダ、（29）……遅延素子、（30）……乗算素子、（31）
……加算素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大橋 秀紀 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 川口 正樹 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 昭62−105518（ＪＰ，Ａ) 特開 昭58−137045（ＪＰ，Ａ) 特開 昭55−80913（ＪＰ，Ａ)
Claims (1)
- 【請求項１】データメモリに記憶されたデータと定数メ
モリに記憶された定数を乗算器により乗算し、該乗算結
果を演算回路で加減算することにより、IIR（インフィ
ニット・インパルス・レスポンス）型の低周波帯域デジ
タルフィルタを構成する方法において、前記定数を予め
α＋β・δ（αは定数に最も近い整数、βは整数αと前
記定数の差を共通の定数δ≪１で割った値）の形に分解
して前記α、β、及びδを前記定数メモリに記憶し、前
記乗算器及び演算回路において、前記データに対して前
記定数メモリから読み出された各々の定数βの積和演算
を行った後、定数δを乗算し、該乗算結果をデータ保持
手段に保持した状態で前記各々の定数αと前記データの
積和演算を行い、該演算結果と前記データ保持手段に保
持された乗算結果と加減算することにより、フィルタ出
力を得ることを特徴とする低周波帯域デジタルフィルタ
の構成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62179301A JP2630778B2 (ja) | 1987-07-17 | 1987-07-17 | 低周波帯域デジタルフィルタの構成方法 |
| KR1019880008911A KR0134042B1 (ko) | 1987-07-17 | 1988-07-16 | 디지탈 신호처리장치 및 신호처리방법 |
| EP88111551A EP0299537B1 (en) | 1987-07-17 | 1988-07-18 | Apparatus and Method for processing digital signal |
| DE3853025T DE3853025T2 (de) | 1987-07-17 | 1988-07-18 | Anordnung und Verfahren zur Digitalsignalverarbeitung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62179301A JP2630778B2 (ja) | 1987-07-17 | 1987-07-17 | 低周波帯域デジタルフィルタの構成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23752689A Division JPH0695627B2 (ja) | 1989-09-13 | 1989-09-13 | 低周波帯域デジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6423614A JPS6423614A (en) | 1989-01-26 |
| JP2630778B2 true JP2630778B2 (ja) | 1997-07-16 |
Family
ID=16063432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62179301A Expired - Lifetime JP2630778B2 (ja) | 1987-07-17 | 1987-07-17 | 低周波帯域デジタルフィルタの構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630778B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023927A (ja) * | 2009-07-15 | 2011-02-03 | Yamaha Corp | デジタルフィルタおよびプログラム |
| JP6863907B2 (ja) * | 2018-01-05 | 2021-04-21 | 日本電信電話株式会社 | 演算回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580913A (en) * | 1978-12-15 | 1980-06-18 | Toshiba Corp | Characteristic setting method for digital filter |
| JPS58137045A (ja) * | 1982-02-05 | 1983-08-15 | Matsushita Electric Ind Co Ltd | 並列乗算器 |
| JPH0720047B2 (ja) * | 1985-11-01 | 1995-03-06 | ソニー株式会社 | デイジタルフイルタ |
-
1987
- 1987-07-17 JP JP62179301A patent/JP2630778B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6423614A (en) | 1989-01-26 |
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