JP2647991B2

JP2647991B2 - 方向性強調を有するオーディオ信号処理装置

Info

Publication number: JP2647991B2
Application number: JP2111922A
Authority: JP
Inventors: 光芳福田
Original assignee: Sanyo Denki Co Ltd
Current assignee: Sanyo Denki Co Ltd
Priority date: 1990-04-26
Filing date: 1990-04-26
Publication date: 1997-08-27
Anticipated expiration: 2012-08-27
Also published as: JPH048100A; KR0185682B1

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、オーディオ信号の信号処理装置に関し、特
に、方向性強調を有するオーディオ信号処理装置に関す
る。

（ロ）従来の技術近年、映画館での立体音場再生を効果的に実現したス
テレオシステムが開発された。これを、従来のステレオ
装置の左チャネルと右チャネルにサラウンドチャネルを
後方に加えて家庭でも立体音場再生を可能にしたステレ
オ装置が開発されている。

さらに、最近ではより本格化して、映画館とほぼ同等
の立体音場再生効果が得られるサラウンドステレオシス
テムが発表された。これは、原音の左右チャネルのオー
ディオ信号に、音の定位を正確にする方向性強調と言う
信号処理が施されることが大きな特徴である。この方式
の再生においては、左右チャネルのオーディオ信号から
左チャネルＬ、右チャネルＲ、サラウンドチャネルＳ、
及び、センターチャネルＣを作成する。しかもその時、
左右の信号のレベル差に基づいて、方向性強調を付加す
るのである。

第８図は、方向性強調を行う信号処理装置の回路ブロ
ック図である。

各チャネルＬ、Ｒのオーディオ信号は、各々バンドパ
スフィルタ（１）に入力され、レベル検出に不必要な帯
域が取り除かれる。バンドパスフィルタ（１）の出力か
ら、加算及び減算回路（２）により、Ｌ−Ｒ（サラウン
ドチャネルＳ）とＬ＋Ｒ（センターチャネルＣ）の信号
を作成する。そして、各チャネルのオーディオ信号は、
全波整流回路（３）によって整流され、各チャネルのレ
ベルを示す電圧L_V、R_V、C_Vに変換され、更に、各チャネ
ルのレベルL_V、R_V、C_Vは、差動入力の対数変換回路
（４）で各チャネルのレベル差、L_V−R_V、C_V−S_Vが対数
変換される。この対数変換されたレベル差L_V−R_V、C_V−
S_Vは積分回路（５）によって積分される。積分回路
（５）は、レベル差L_V−R_V、C_V−S_Vの変化の速さを検出
する時定数切り替え回路（６）によって、積分時定数が
切り替えられる。積分されたレベル差L_V−R_V、C_V−S
_Vは、極性判定回路（７）によって４つの制御信号E_L、E
_R、E_C、E_Sが作成される。即ち、R/L＞１の場合はE_LにL_V
−R_Vの積分値に応じた電圧を出力し、R/L＜１の場合はE
_RにL_V−R_Vの積分値に応じた電圧を出力し、また、S/C＞
１の場合はE_CにC_V−S_Vの積分値に応じた電圧を出力し、
S/C＜１の場合はE_SにC_V−S_Vの積分値に応じた電圧を出
力する。VCA（ボルテージ・コントロールド・アンプ）
（８）は、入力された左チャネルＬと右チャネルＲのオ
ーディオ信号を制御信号E_L、E_R、E_C、E_Sの各々によって
制御されるアンプによって増幅し、８個の信号を出力す
る。この８個の信号と左チャネルＬと右チャネルＲのオ
ーディオ信号を加算回路（９）において加算し、Ｌ、
Ｒ、Ｃ、Ｓの各チャネル信号を作成出力する。この出力
が方向性強調の施された信号となる。

この技術については、日経エレクトロニクス、1988年
６月27日（NO450号）の第88頁から第89頁に詳細に記述
されている。

（ハ）発明が解決しようとする課題第８図に記載した方向性強調を有するオーディオ信号
処理装置は、アナログで入力された左右チャネルのオー
ディオ信号をアナログのまま処理している。

ところが、最近オーディオ信号用のDSP（デジタル・
シグナル・プロセッサ）が開発され、グラフィックイコ
ライザや残響音等の処理が音質の劣化無しにデジタルで
簡単に行えるようになった。即ち、アナログのオーディ
オ信号をデジタルに変換し、このデジタル信号に対して
DSP内部で各種の音響効果を実現するための処理を施
し、その結果のデジタル出力を再びアナログ信号に変換
するのである。ここで、AD及びDA変換のサンプリング周
波数は、48KHz、44.1KHzあるいは32KHzが使用される。

そこで、DSPを使用して第８図に示すような方向性強
調を有するオーディオ信号処理装置を実現することが考
えられたが、例えば、44.1KHz毎に入力されてくるデジ
タルデータに対して、DSPに第８図に示す処理を全て実
行させることはステップ数が膨大となり、実現が困難で
あった。あるいは、非常に高速で動作するDSPが必要と
なるため、コスト高となり、一般消費者に受け入れられ
るオーディオ装置はできない。

また、第８図における積分回路（５）及び時定数切り
替え回路（６）をDSPによって構成する際には、いずれ
もデジタルローパスフィルタによって構成する。ところ
が、積分回路（５）及び時定数切り替え回路（６）は、
カットオフ周波数が7Hzあるいは0.34Hzと非常に低いた
め、サンプリング周波数44.1KHzでは、これを構成する
デジタルフィルタの乗算定数は、小数点以下の有効桁数
が長くなり、乗算定数を表すデータのビット数が非常に
多くなり、32ビットのDSPでも足りないといった問題が
あった。

（ニ）課題を解決するための手段本発明は上述した点に鑑みて創作されたものであり、
左チャネル信号と右チャネル信号のレベル比、及び、各
チャネル信号の和と差のレベル比を検出し、該検出結果
に基づいて各出力チャネルのレベルを増幅又は減衰させ
ることによって方向性強調を行うオーディオ信号処理装
置において、所定のサンプリング周期毎に入力される左
チャネル及び右チャネルのデジタルデータを入力し、該
デジタルデータの処理を、前記サンプリング周期毎に完
結するブロックと前記サンプリング周期のＮ倍の周期で
完結するブロックに分割することにより、カットオフ周
波数の低デジタルフィルタの乗算定数を表すデータのビ
ット数が少なくでき、さらに、サンプリング周期毎に処
理するステップ数も減少できるものである。

（ホ）作用上述の手段によれば、サンプリング周期毎に入力され
てくる左チャネル及び右チャネルのデジタルオーディオ
データＬ及びＲからＬ＋Ｒ（Ｃ）とＬ−Ｒ（Ｓ）を求
め、各チャネルＬ、Ｒ、Ｃ、Ｓを全波整流して積分する
動作をサンプリング周期毎に行うと、全波整流及び積分
の出力は、サンプリング周期でそれ程変化しなくなるた
め、全波整流及び積分の出力に基づいて８つの係数を求
める動作、即ち、全波整流及び積分の出力を各々対数変
換する対数変換手段と、該対数変換出力からＬとＲの差
及びＬ＋ＲとＬ−Ｒの差を算出するレベル差算出手段
と、該レベル差算出手段の各出力を第１のデジタルロー
パスフィルタで積分し、所定のレベルになったことを検
出するレベル検出手段と、該レベル検出手段の出力に従
って時定数が切り替え制御され、前記レベル差算出手段
の出力を入力する第２のデジタルローパスフィルタと、
該第２のデジタルローパスフィルタの出力の符号に従っ
て出力を振り分ける極性判別手段と、該極性判別手段の
出力を逆対数変換する逆対数変換手段と、該逆対数変換
手段の出力に基づいて複数の係数を作成する係数作成手
段との動作を、サンプリング周期のＮ倍の周期で行うこ
とができ、そのために、第１のデジタルローパスフィル
タと第２のデジタルローパスフィルタを構成する乗算係
数のビット数を少なくできると共に、これらの動作を1/
Nに分散することができサンプリング周期毎のステップ
数が少なくなる。

（ヘ）実施例第１図は、本発明の実施例を示すブロック図である。
（11）は第１ブロックであり、左チャネルデジタルデー
タL_INと右チャネルデジタルデータR_INを入力し、サンプ
リング周期1/f_S毎に動作するブロックである。（12）は
第１ブロックから出力されるデジタルデータを入力し処
理する第２ブロックであり、サンプリング周期1/f_SのＮ
倍の周期で動作をするブロックである。（13）は第３ブ
ロックであり、第１ブロックと同様にサンプリング周期
1/f_S毎に動作するブロックである。

以下各ブロックを詳細に説明する。

第１ブロックは、サンプリング周期1/f_S、例えば、f_S
＝44.1KHz）毎に、左チャネルデジタルデータL_INと右チ
ャネルデジタルデータR_INを各々入力するデジタルバン
ドパスフィルタ（14）と、デジタルバンドパスフィルタ
（14）の出力Ｌ及びＲを加算して、センターチャネルデ
ータＣを作成する加算器（15）と、デジタルバンドパス
フィルタ（14）の出力からＬ−Ｒを減算してサラウンド
チャネルデータＳを作成する減算器（16）と、各チャネ
ルデータＬ、Ｒ、Ｃ、Ｓを入力するデジタルハイパスフ
ィルタ（17）と、各デジタルハイパスフィルタ（17）の
出力データを全波整流する全波整流器（18）とから構成
される。

ここで、デジタルバンドパスフィルタ（14）は、各チ
ャネルのレベル検出に不必要な周波数成分を除去するた
めのものであり、第２図に示されるような３段の継続接
続されたIIRデジタルフィルタで構成される。第２図に
おいて、（19）は１サンプリング前のデータを保持する
遅延素子、（20）は所定の定数を入力データに乗算する
乗算器、（21）は加算器である。本実施例では、１段目
及び２段目のデジタルフィルタはカットオフ周波数が10
0Hzのハイパスフィルタであり、３段目のデジタルフィ
ルタはカットオフ周波数が5KHzのローパスフィルタであ
る。

第１ブロックのデジタルハイパスフィルタ（17）は、
第２図に示されたデジタルフィルタの１段と同一構成で
あり、カットオフ周波数が218Hzに設定されている。

また、全波整流器（18）は、第３図に示される如く、
絶対値算出回路（22）とローパスフィルタ（23）とから
構成される。絶対値算出回路（22）は、入力されたデジ
タルデータの最上位ビットが“0"であるか“1"であるか
を検出し、“0"の場合には入力されたデジタルデータを
そのまま出力し、“1"の場合には入力されたデジタルデ
ータの補数を算出して出力することにより、入力された
デジタルデータを全波整流する働きをする。ローパスフ
ィルタ（23）は、カットオフ周波数が14Hzのデジタルロ
ーパスフィルタで、全波整流のための積分器の働きを
し、絶対値算出回路（22）で全波整流された出力を平滑
化する。更に、ローパスフィルタ（23）は、アンチエリ
アスフィルタとしても作用し、第２ブロックがサンプリ
ング周期N/f_Sで動作する際に、第１ブロックの出力信号
の周波数と第２ブロックのサンプリング周波数f_S/Nの干
渉を防止するためのフィルタも兼ねる。

また、ローパスフィルタ（23）は、第２図のデジタル
フィルタ形式と異なった形式（2D型と呼ばれる）で形成
される。即ち、ローパスフィルタ（23）は、14Hzの低域
フィルタなので乗算精度の劣化を防止するための構成と
なっており、第２図のデジタルフィルタのように入力デ
ータに係数を乗算した結果と遅延データに係数を乗算し
た結果を加算するのではなく、遅延データに係数を乗算
した結果を入力データに加算することにより有効桁の減
少が防止される。

第２ブロック（12）は、サンプリング周期1/f_SのＮ倍
の周期で動作する。即ち、サンプリング周期1/f_S毎に出
力される全波整流器（18）の出力は、ローパスフィルタ
（23）の積分結果であるから、データの変化が緩やか、
即ち、周波数が低くなるため、その出力を処理する第２
ブロック（12）は、サンプリング周波数を低くすること
ができる。本実施例では、全波整流器（18）の出力周波
数を考え1/16のサンプリング周波数、2.75KHzを採用し
ている。

ここで、第２ブロック（12）は、第１ブロックから出
力される各チャネルのデジタルデータを16個毎に入力
し、そのデジタルデータを対数変換する対数変換器（2
4）と、各対数変換器（24）の出力Le、Re、Ce、Seのレ
ベル差Le−Re、及び、Ce−Seを求める減算器（25）とLe
−ReとCe−Seを各々入力するレベル検出器（26）と、Le
−Re及びCe−Seを各々入力するデジタルローパスフィル
タ（27）と、デジタルローパスフィルタ（27）の出力EL
R及びECSを各々入力する極性判別器（28）と、極性判別
器（28）の出力を逆対数変換する逆対数変換器（29）
と、逆対数変換器（29）の出力に基づいて８個の係数を
算出する係数算出器（30）とから構成される。

ここで、対数変換器（24）は、予めROM等のメモリに
入力データと対数出力データのテーブルを記憶したもの
を使用する。あるいは、入力データに基づいて近似演
算、即ち、チェビシェフ近似あるいはテーラー近似等の
演算によって対数出力を求めてもよい。

レベル検出器（26）及びデジタルローパスフィルタ
（27）は、第４図の如く形成される。レベル検出器（2
6）は、カットオフ周波数が7Hzのデジタルローパスフィ
ルタ（31）と、各々のデジタルローパスフィルタ（31）
の出力データが所定値以下になったことを検出するレベ
ル判定器（32）と、レベル判定器（32）が共に判定出力
を出力したことを検出するANDゲート（33）とから構成
される。また、デジタルローパスフィルタ（27）は、カ
ットオフ周波数が0.34Hzのデジタルローパスフィルタ
（34）とカットオフ周波数が7Hzのデジタルローパスフ
ィルタ（35）からなり、デジタルローパスフィルタ（3
5）の入力は、ANDゲート（33）の出力によって制御され
るスイッチ（36）により切り替えられ、レベル差データ
Le−Re及びCe−Seが共に小さくレベル判定器（32）から
共に判定出力が出力された場合は、デジタルローパスフ
ィルタ（35）にはデジタルローパスフィルタ（34）の出
力が印加され、それ以外はレベル差データLe−Re及びCe
−Seが各々デジタルローパスフィルタ（35）に印加され
る。

第２ブロック（12）におけるデジタルローパスフィル
タ（31）、（34）、（35）は、超低域のフィルタである
ため、乗算精度を劣化させないように、前述デジタルロ
ーパスフィルタ（23）と同様に2D型となっている。ま
た、この第２ブロック（12）は、サンプリング周波数が
2.75KHzと低くなっているため、これらデジタルローパ
スフィルタ（31）、（34）、（35）のフィルタ係数のビ
ット長は16ビット程度におさえられる。

極性判別器（28）は、デジタルローパスフィルタ（2
7）の各出力ELR及びECSの極性、即ち、各出力ELR及びEC
Sが正か負かを判別するものであり、第５図に示すよう
に、絶対値算出器（37）と、−１の乗算器（38）と、加
算器（39）と、−1/2の乗算器（40）とから構成され
る。例えば、ELRが正の場合、絶対値算出器（37）の出
力はELRとなり、加算器（39）の一方の出力は2ELRとな
り、他方の出力は０となる。従って、乗算器（40）の出
力EL′には−ELRが出力され、他方の乗算器（40）の出
力EL′は０となる。逆に、ELRが負の場合には、EL′に
は０が出力され、ER′にはELRが出力される。ECSについ
ても同様である。

逆対数変換器（29）は、対数変換器（24）と同様に対
数入力と出力デジタルを記憶したROM等のテーブルを用
いるものであり、極性判別器（28）からの出力EL′、E
R′、EC′、ES′を逆対数変換して、方向性強調を施す
ためのデータEL、ER、EC、ESを作成する。

係数算出器（30）は、データEL、ER、EC、ESに基づい
て、左チャネルデジタルデータL_IN及び右チャネルデジ
タルデータR_INに乗算する係数を８個作成するものであ
り、第６図に示される如く構成される。定数LL、CL、C
R、RRは、データEL、ER、EC、ESに各々定められた定数
を乗算器（41）によって乗算し、該乗算結果と所定の定
数を加算器（42）によって加算することで得られ、定数
LR、RLは、データEC、ESに各々定められた定数を乗算器
（41）によって乗算し、該乗算結果を加算器（42）で加
算することによって得られ、定数SL、SRは、データEL、
ER、ECに各々定められた定数を乗算器（41）によって乗
算し、該乗算結果と所定の定数を加算器（42）で加算す
ることによって得られる。

第３ブロックは、第１ブロックと同様、サンプリング
周波数f_Sで動作するブロックであり、サンプリング周期
毎に入力される左チャネルデジタルデータL_INに第２ブ
ロックから出力される係数チャネルLL、CL、RL、SLを各
々乗算する乗算器（43）と、右チャネルデジタルデータ
R_INに係数値LR、CR、RR、SRを各々乗算する乗算器（4
4）と、乗算器（43）と（44）の出力を各々加算して、
各チャネルのデジタルデータＬ′、Ｒ′、Ｃ′、Ｓ′を
作成する加算器（45）と、チャネルデータＣ′を入力し
低周波部分を除去してセンターチャネルデータC_OUTを出
力するデジタルハイパスフィルタ（46）と、チャネルデ
ータＣ′からデジタルハイパスフィルタ（46）の出力デ
ジタルを減算してセンターチャネルの低域部分を求め、
これをチャネルデータＬ′及びＲ′に加算して左チャネ
ルデジタルデータL_OUT及び右チャネルデジタルデータR
_OUTとして出力する減算器（47）及び加算器（48）と、
チャネルデータＳ′を遅延する遅延素子（49）と、遅延
素子（49）の出力を入力して高域部分を除去してサラウ
ンドチャネルデジタルデータS_OUTを出力するローパスフ
ィルタ（50）とから構成される。ここで、デジタルハイ
パスフィルタ（46）は、カットオフ周波数が100Hzであ
り、デジタルローパスフィルタ（50）は、カットオフ周
波数が7KHzである。

この第３ブロックには、計数値LL、CL、RL、SL及び計
数値LR、CR、RR、SRが、第３ブロックの16回の動作に１
回の割合で供給されるが、第３ブロックは、供給された
同一データを次にデータが供給されるまで使用して処理
を行う。第３ブロックで処理された出力L_OUT、R_OUT、C
_OUT、S_OUTは、方向性強調が施された出力となり、これ
をDA変換して再生することにより、効果的な立体音場が
再生できる。

このように、第１および第３ブロックをサンプリング
周波数f_S＝44.1KHzで動作させ、第２ブロックを1/16の
サンプリング周波数2.75KHzで動作させることにより、
低周波のデジタルローパスフィルタ（31）、（34）、
（35）の係数精度を確保することができる。

即ち、低周波デジタルフィルタの３つの乗算係数ａ、
ｂ、ｃはａ＝ω₀/（ω_０＋2f_S）ｂ＝ω₀/（ω_０＋2f_S）ｃ＝（ω_０−2f_S）／（ω_０＋2f_S） ω_０＝2f_Stan（πf_C/f_S）（f_S＝サンプリング周波数、f_S＝カットオフ周波数）と表される。従って、超低域のローパスフィルタでは、
サンプリング周波数が高いほど、f_C/f_Sが０に近くなる
ため、ω_０も０に近くなる。

故に、ａ≒０、ｂ≒０、ｃ≒−１となり、係数の有効
桁数が長くなる。そこで、サンプリング周波数f_Sを低く
すれば、f_C/f_Sの数値は、大きくなり、係数a,b,cの有効
桁数が短く係数精度が向上する。

次に、第１図に示された方向性強調を有するオーディ
オ信号処理装置を実現するのに最適なDSPを第７図に示
す。このDSPは、一対のデータバス（BUS1）（BUS2）（5
1）と、該データバス（BUS1）（BUS2）（51）に接続さ
れたデジタル処理回路（52）（53）と、同様にデータバ
ス（BUS1）（BUS2）（51）に接続されたデータ入出力回
路（54）、インターフェイス回路（55）、外部メモリイ
ンターフェイス回路（56）、データ交換レジスタ（57）
と、データバス（BUS2）に接続された記憶制御レジスタ
（58）、条件分岐制御回路（59）と、データバス（BUS
2）に接続され、前記各回路の動作を制御する制御回路
（60）とから構成されたオーディオ信号処理用のDSPシ
ステムであり、このDSPシステムはワンチップ半導体素
子上に集積されるものである。

データバス（51）は、各々８ビット×３の24ビットで
構成される。データ入出力回路（54）は、入力端子INに
外部から印加された16ビットの左チャネルと右チャネル
のサンプリングデータをシリアルに入力し、右チャネル
のデータはデータバスBUS1に、左チャネルのデータはデ
ータバスBUS2に送出し、更に、データバスBUS1及びBUS2
に送出された処理済のデータを受け取り、出力端子OUT
からシリアル出力するものである。

データ処理回路（52）は右チャネルのデータ処理用、
データ処理回路（53）は左チャネルのデータ処理用であ
り、各々全く同じ構成である。即ち、データ処理回路
（52）（53）は、データRAM（61）、定数RAM（62）、定
数ROM（63）、アドレスポインタ（64）（65）（66）、
乗算器（MUL）（67）、ALU（68）、アキュームレータ
（ACC）（69）、テンポラリーレジスタ（TMP1〜TMP8）
（70）を有している。データRAM（61）は、データ入出
力回路（54）から送出された処理前のデータ、及び、演
算処理後のデータを記憶する24ビット×128の容量を有
し、データバス（51）及び乗算器（67）の入力に接続さ
れる。定数RAM（62）は、インターフェイス回路（55）
から送出されるデジタルフィルタの係数等を記憶する16
ビット×256の容量を有し、データバス（51）、乗算器
（67）の入力、及び、ALU（68）の入力に接続される。
また、定数ROM（63）は、デジタルフィルタの固定的な
乗算係数と対数変換及び逆対数変換のためのデータテー
ブル等を固定記憶する24ビット×256のリードオンリメ
モリであり、データバス（51）及び乗算器（67）の入力
に接続される。

アドレスポインタ（64）は、８ビットで構成されデー
タRAM（61）のアドレス指定を行うものであり、制御回
路（60）から出力されるマイクロコードINC1及びDEC1で
制御される。また、アドレスポインタ（65）は定数RAM
（62）のアドレスを指定する10ビットのポインタであ
り、制御回路（60）から出力されるマイクロコードINC2
で制御される。更に、アドレスポインタ（66）は、定数
ROM（63）のアドレスを指定する８ビットのポインタで
あり、制御回路（60）から出力されるマイクロコードDE
C3によって制御される。

乗算器（67）は、24ビット×16ビットの乗算をするも
のであり、Ａ入力は24ビット、Ｂ入力は16ビットで、そ
の乗算結果は１サイクル後に確定するものである。更
に、乗算器（67）のＡ入力とＢ入力には、入力選択回路
MPXAとMPXBが設けられ、入力選択回路MPXAは、制御回路
（60）からのマイクロコードＡ−BUSによりデータバス
（51）を選択し、マイクロコードＡ−DRAMによりデータ
RAM（61）を選択してＡ入力に印加し、入力選択回路MPX
Bは、マイクロコードＢ−BUSによりデータバス（51）を
選択し、マイクロコードＢ−CRAMにより定数RAM（62）
を選択し、マイクロコードＢ−CROMにより定数ROM（6
3）を選択してＢ入力に印加する。乗算結果は32ビット
で出力される。

ALU（68）は32ビットの演算回路であり、一方に入力
された32ビットの乗算結果と他方に入力された32ビット
のACC（69）のデータをマイクロコードADDによって加算
処理して、その結果をACC（69）に転送する。ACC（69）
の32ビットのうち、上位24ビットはデータバス（51）と
接続され、下位８ビットは補助バス（71）によってテン
ポラリーレジスタ（70）の下位８ビットと接続されてい
る。テンポラリーレジスタ（70）は、32ビットのレジス
タTMP1,TPM2……TMP8で構成され、32ビットのデータを
最大８個保持するレジスタであり、各々の上位24ビット
はデータバス（51）と接続される。データバス（51）と
補助バス（71）によって、テンポラリーレジスタ（70）
とACC（69）間で32ビットデータの転送が行われる。

制御回路（60）は、予めプログラムされた手順に従っ
て、各部回路を制御するものであるが、データ処理回路
（52）（53）の各部回路を同時にあるいは各々独立して
制御することも可能である。この制御回路（60）内には
プログラムROM（あるいはRAM）が内蔵され、プログラム
ROMから読み出されたプログラムの実行により、アドレ
スポインタ（64）（65）（66）を制御するINC1,INC2,DE
C1,CLEAR2,DEC3;入力選択回路MPXA,MPXBを制御するＡ−
BUS,A−DRAM,B−BUS,B−CRAM,B−CROM;ALU（68）を制御
するADD,THR,MD;データ交換レジスタ（57）を制御するC
HG;条件分岐制御回路（59）を制御するOVFR,SIFR,CAFR,
BOFR;記憶制御レジスタ（58）を制御するMBDL等が出力
される。

インターフェイス回路（55）は、DSPシステムと外部
の制御装置、例えば、マイクロコンピュータ（不図示）
の間のデータ送受を行うものである。

外部メモリインターフェイス回路（56）は、DSPシス
テムに外部接続されるメモリとの間で、アドレス指定及
びデータの送受を行うための回路である。

データ交換レジスタ（57）は、データバスBUS1に送出
されたデータを保持し、データバスBUS2に出力する24ビ
ットのＲ→Ｌレジスタ（57a）と、データバスBUS2に送
出されたデータを保持し、データバスBUS1に出力する24
ビットのＬ→Ｒレジスタ（57b）から構成され、交換命
令の実行時に制御回路（60）から出力される制御信号CH
Gにより、１命令サイクル中に、データの保持と出力が
Ｒ→Ｌレジスタ（57a）及びＬ→Ｒレジスタ（57b）で同
時に行われる。従って、右チャンネルのデジタルデータ
と左チャンネルのデジタルデータを互いに交換し、各々
相手チャンネルのデータに所定の係数を乗算し、自分の
デジタルデータに加算あるいは減算するといった信号操
作が行える。

条件分岐制御回路（59）は、各々のデジタル処理回路
（52）（53）のALU（68）のデジタル処理出力が所定の
状態になったときに出力される信号を、データバスBUS2
から印加されたデータに基いて選択しジャンプ制御信号
JMPを発生するものであるこの第７図に示されたDSPを用いて第１図に示された
信号処理装置を実現する場合、DSPのデジタル処理回路
（52）（53）に各々処理を分担させ同時に行うことがで
きる。即ち、AD変換されて入力される左チャネルと右チ
ャネルのデジタルデータを各々フィルタするデジタルバ
ンドパスフィルタ（14）は、デジタル処理回路（52）
（53）の各々で独立して形成し、その出力結果は、DSP
のデータ交換レジスタ（57）を使用してデジタル処理回
路（52）（53）の各々に伝達する。以降は、基本的に、
左チャネル及び右チャネルの処理をデジタル処理回路
（52）で行い、センターチャネル及びサラウンドチャネ
ルの処理をデジタル処理回路（53）で行う。

また、デジタル処理回路（52）（53）の各々におい
て、第２図から第５図に示された各種のデジタルフィル
タ等を実現する場合、係数の乗算は、乗算器（67）で行
い、加算及び減算は、ALU（68）で行う。即ち、フィル
タに入力されるデジタルデータを乗算器（67）の入力Ａ
に印加し、フィルタ係数を定数ROMから読み出して入力
Ｂに印加して乗算を行い、更にデータRAM（61）から１
サンプリング前のデータを読み出して定数ROM（63）か
らのフィルタ係数と乗算器（67）で乗算する。この乗算
を繰り返しながら乗算器（67）から出力されてくる乗算
結果をALU（68）とACC（69）で繰り返し加算することに
よって効率良くフィルタ処理が実現できる。

更に、全波整流器（18）の絶対値算出器（22）及び極
性判別器（28）の絶対値算出器（37）は、ALU（68）で
最上位ビットの判定を行い、その結果によって補数を算
出することで実現される。また、レベル判定器（32）及
びANDゲート（33）は、デジタルローパスフィルタ（3
1）の出力結果となる乗算器（67）の出力をALU（68）で
所定値と比較しその結果によって条件分岐制御回路（5
9）からJMP制御信号を発生させ、ジャンプ先のプログラ
ムでデジタルローパスフィルタ（34）の処理をするよう
に構成する。対数変換器（24）及び逆対数変換器（29）
は、一方のデジタル処理回路の定数ROM（63）に対数変
換テーブルを記憶させ、他方のデジタル処理回路の定数
ROM（63）に逆対数変換テーブルを記憶させ、互いの定
数ROM（63）をアクセスしあうことで実現する。あるい
は、定数変換テーブル及び逆対数変換テーブルを制御回
路（60）内のプログラムROMに記憶して、このROMをアク
セスするようにしてもよい。

ところで、第１図の第１ブロック及び第３ブロックを
サンプリング周波数f_S＝44.1KHzで動作させるために
は、左右チャネルのデジタルデータL_IN及びR_INが入力さ
れる度に、第１ブロック及び第３ブロックの処理を行う
プログラムの実行を次のデジタルデータが入力されるま
での間に完了させる。一方、第２ブロックをサンプリン
グ周波数f_Sの1/16で動作させるためには、第２ブロック
を実現するプログラムを略均等に16分割し、その一つ一
つをサンプリング周期毎に、第１ブロック及び第３ブロ
ックのプログラムの実行前あるいは実行後に行うことで
実現する。その際、処理結果は次のサンプリング周期に
使用するために、データRAM（61）に待避させる必要が
ある。

このように、第７図に示されたDSPを用いると、同じ
プログラムで同時にデータ処理回路（52）（53）を制御
できるので、プログラムステップ数を短縮でき、第１図
に示された方向性強調を有するオーディオ信号処理装置
が極めて簡単に実現できるものである。

（ト）発明の効果上述の如く、本発明によれば、DSPによって方向性強
調を有するオーディオ信号処理装置を構成する際、AD変
換されたオーディオ信号のサンプリング周期で動作する
ブロックとそのサンプリング周期のＮ倍の周期で動作す
るブロックとに分けることにより、低周波のデジタルフ
ィルタ係数のビット数が少なくなり、精度のよい演算が
行える。さらに、サンプリング周期のＮ倍で動作するブ
ロックの処理を1/Nに略均等分割し、Ｎサンプリング周
期を分配することにより、一回のサンプリング期間内に
処理するステップ数が減少するのでスループットが向上
する。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたバンドパスフィルタの構成図、第３図は
第１図に示された全波整流器の構成図、第４図は第１図
に示されたレベル検出器及びデジタルローパスフィルタ
の構成図、第５図は第１図に示された極性判別器の構成
図、第６図は第１図に示された係数算出器の構成図、第
７図は第１図に示されたオーディオ信号処理装置を実現
するのに適したDSPのブロック図、第８図は本発明の従
来例を示すブロック図である。（11）……第１ブロック、（12）……第２ブロック、
（13）……第３ブロック、（14）……デジタルバンドパ
スフィルタ、（15）……加算器、（16）……減算器、
（17）……ハイパスフィルタ、（18）……全波整流器、
（24）……対数変換器、（25）……減算器、（26）……
レベル検出器、（27）……デジタルローパスフィルタ、
（28）……極性判別器、（29）……逆対数変換器、（3
0）……係数算出器、（43）（44）……乗算器、（45）
……加算器、（46）……デジタルハイパスフィルタ、
（47）……減算器、（48）……加算器、（49）……遅延
素子、（50）……デジタルローパスフィルタ。

Claims

(57)【特許請求の範囲】

【請求項１】左チャネル信号と右チャネル信号のレベル
比、及び、各チャネル信号の和と差のレベル比を検出
し、該検出結果に基づいて各出力チャネルのレベルを増
幅又は減衰させることにより方向性強調を行うオーディ
オ信号処理装置において、所定のサンプリング周期毎に入力される左チャネルと右
チャネルのデジタルデータＬ及びＲからＬ＋Ｒ及びＬ−
Ｒを算出し、各デジタルデータＬ、Ｒ、Ｌ＋Ｒ、及び、
Ｌ−Ｒの各々の整流値を算出する第１のブロックと、前記第１のブロックで算出された各整流値を各々所定の
関数変換し、該関数変換出力からＬとＲの差及びＬ＋Ｒ
とＬ−Ｒの差を算出し、該算出結果を逆変換すると共に
該変換に基づいて複数の係数を作成する第２のブロック
と、前記サンプリング周期毎に入力される左チャネル及び右
チャネルのデジタルデータＬ及びＲに前記第２のブロッ
クで作成された係数を乗算して、方向性強調された複数
チャネルの出力データを算出する第３ブロックと、を備え、前記第１及び第３のブロックは、前記サンプリ
ング周期毎に処理を完結し、前記第２のブロックは前記
サンプリング周期のＮ倍の周期で処理を完結することを
特徴とする方向性強調を有するオーディオ信号処理装
置。
【請求項２】前記第２のブロックの処理を略1/Nに分割
し、前記第１及び第３のブロックの処理を行うサンプリ
ング周期間に前記1/Nに分割された処理を行うことを特
徴とする請求項１記載の方向性強調を有するオーディオ
信号処理装置。
【請求項３】左チャネル信号と右チャネル信号のレベル
比、及び、各チャネル信号の和と差のレベル比を検出
し、該検出結果に基づいて主要でない出力チャネルのレ
ベルを減衰させることによって方向性強調を行うオーデ
ィオ信号処理装置において、所定のサンプリング周期毎に入力される左及び右チャネ
ルのデジタルデータＬ及びＲを入力するデジタルバンド
パスフィルタと、該デジタルバンドパスフィルタの出力
からＬ＋Ｒ及びＬ−Ｒを算出する加減算手段と、各デジ
タルデータＬ、Ｒ、Ｌ＋Ｒ、及び、Ｌ−Ｒの各々の絶対
値を算出する全波整流手段とを備えた第１のブロック
と、前記第１のブロックで算出された各絶対値を各々対数変
換する対数変換手段と、該対数変換出力からＬとＲの差
及びＬ＋ＲとＬ−Ｒの差を算出するレベル差算出手段
と、該レベル差算出手段の各出力を第１のデジタルロー
パスフィルタで積分し、所定のレベルになったことを検
出するレベル検出手段と、該レベル検出手段の出力に従
って時定数が切り替え制御され、前記レベル差算出手段
の出力を入力する第２のデジタルローパスフィルタと、
該第２のデジタルローパスフィルタの出力の符号に従っ
て出力を振り分ける極性判別手段と、該極性判別手段の
出力を逆対数変換する逆対数変換手段と、逆対数変換手
段の出力に基づいて複数の係数を作成する係数作成手段
とを備えた第２のブロックと、前記サンプリング周期毎に入力される左チャネル及び右
チャネルのデジタルデータＬ及びＲに前記第２のブロッ
クで作成された係数を乗算して、方向性強調された複数
チャネルの出力データを算出する第３ブロックと、を備え、前記第１及び第３のブロックは、前記サンプリ
ング周期毎に処理を完結し、前記第２のブロックは前記
サンプリング周期のＮ倍の周期で処理を完結することを
特徴とする方向性強調を有するオーディオ信号処理装
置。