JPH02236693A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、時系列で入力されるデータを所定のアルゴリ
ズムに基いて処理し、時系列データとして出力するデジ
タル信号処理装置に関する。

（ａ）従来の技術 一峻に、音声や画像等のように我々の周囲に存在する原
始情報源は、アナログ信号であることが多い。このアナ
ログ信号をデジタル的な手法によって処理するシステム
がデジタル信号処理装置（デジタル・シグナル・プロセ
ッシング・システム：　ＤＳＰシステム）である。

近年、デジタル回路のＬＳＩ化が急速に進み，ワンチッ
プ上にＤＳＰシステムが容易に実現できるようになり、
更に、アナログ信号処理に比べて高精度処理が可能、パ
ラメータの設定により任意の特性が安定して均一に得ら
れる、無調整化が可能となる等の特徴を有するため、Ｄ
ＳＰシステムが急速に実用化されるようになった。また
、ＤＳＰシステムの応用範囲は、音声信号処理、通信信
号処理、計測信号処理、画像信号処理、地震波信号処理
、水中音響信号処理等に広がり利用されている。

また、オーディオ分野に於いてもＣＤ（コンパクト・デ
ィスク）プレーヤやＤＡＴ　（デジタル・オーディオ・
テープ）プレーヤの如く、オーディオ信号のデジタル処
理化が進むに伴って、オーディオ信号をデジタル処理す
るＤＳＰシステムが実用化されている。

従来のＤＳＰシステムは、デジタルフィルタを容易に形
成できるように第６図に示すアーキテクチャを有してい
る。

第６図に於いて、データバスＢＵＳには、人出力回路（
Ｉ／Ｏ）（１）、データＲ　Ａ　Ｍ　（２）、乗算器（
３）、演算回路（ＡＬＵ）（４）、アキュームレータ（
ＡＣＣ）（５）等が接続され、データＲＡＭ（２）の出
力とデータＲＯ　Ｍ　（６）の出力が乗算器（３）に接
続され、乗算器（３）の乗算結果出力がＡ　Ｌ　Ｕ　（
４）の一方の入力に印加されている。これらの各回路は
、プログラムＲＯＭ（７）から順次読み出される命令を
解読するデコーダ（８）からその命令に応じて出力され
るマイクロコード信号によって制御される。

デジタルフィルタの実現に於いては Ｙ＝Ａ−ｘ　＋＋Ｂ−ｘ　ｌ−１＋ｃ−ｘ　ｌ−！　　
・・””という形の積和演算が繰返し表われる。このデ
ジタルフィルタをＤＳＰシステムで実現する場合には、
フィルタ内の節点の計算順序を決定して、プログラムを
作成し、そのプログラムをプログラムＲ　Ｏ　Ｍ　（７
）に格納すると共にデータＲ　Ｏ　Ｍ　（６）内に計算
式の定数を格納しておく。そして、プログラムを実行す
ることにより、積和演算が為され、演算結果はデータＲ
　Ａ　Ｍ　（２）に順次記憶される。

（・り発明が解決しようとする問題点 第６図に示されたＤＳＰシステムをオーディオ分野に使
用した場合、グラフイクイコライザ機能、バス・トレブ
ル、ラウドネス、ローブ−スト機能、サラウンド効果機
能等のオーディオに必要な機能を実現できるが、オーデ
ィオ信号は左と右の２チャンネルの信号があるため、上
述の機能を実現するための処理を左と右のチャンネルの
信号に各々施さなければならない。また、左と右のチャ
ンネルを独立して特性を変えるためには、各々異なった
定数をデータＲＯＭに書き込んでおかな゛ければならな
い。

従って、ＣＤプレーヤやＤＡＴプレーヤでは、信号のサ
ンプリング周期が４４．１ＫＨｚや４８ＫＨｚのように
高い周波数であるため、上述の機能を実現するための処
理をすべてサンプリング周期の間に、左と右のチャンネ
ルの各々に実行し終えなければならない。ゆえに、ＤＳ
Ｐシステムの処理速度に応じては、上述の機能のいずれ
かが実現できなくなることもある。即ち、ＤＳＰシステ
ムのスループットが悪くなる欠点があった。

（二）問題点を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
入力されたデジタルデータをあらかじめ定められた手順
に従って演算する一対のデジタル処理回路と、前記各デ
ジタル処理回路内のデータ転送を行う一対のデータバス
と、予めプログラムされた命令を解読して出力される制
御信号で前記一対のデジタル処理回路を同時に、あるい
は、独立して制御する唯一の制御回路とを備えることに
より、左と右のチャンネルの信号を各々独立して同時に
処理し、スルーブットを向上したデジタル信号処理装置
を提供するものである。

（ネ）作用 上述の手段によれば、例えば、デジタルフィルタを実現
するプログラムが実行されると、制御回路から出力され
る制御信号により、一対のデジタル処理回路の各々が同
時に制御され、その結果、２つの入力データ、即ち、左
チャンネルと右チャンネルのデータに対して同時に積和
演算が為され、フィルタ動作が行われるのであり、従来
に比べて２倍のスループットが得られる。また、左と右
のチャンネルで異なったフィルタ特性を得る場合にも、
各々のデジタル処理回路に異なる定数を記憶させた後、
同一の積和演算を行うことで実現できる。

（へ）実施例 第１図は、本発明の実施例を示すブロック図であり、一
対のデジタル処理回路（９０１０）と、該デジタル処理
回路（９）（１０）のデータバス（ＢＵＳＩ）（Ｂｕｓ
２）（１１）に接続されたデータ入出力回路（１２）と
、同様にデータバス（ｌ１）に接続されたインターフェ
イス回路（ｌ３）と、これらデジタル処理回路（９）（
１０）、データ入出力回路（１２）、および、インター
フェイス回路（ｌ３）の動作を制御する制御回路（１４
）とから構成されたオーディオ用のＤＳＰシステムであ
る。

データバス（１ｌ）は、各々８ビット×３の２４とッｌ
−Ｉ１１成である。データ入出力回路（１２）は、入力
端子ＩＮに外部から印加された１６ビットの左チャンネ
ルと右チャンネルのサンプリングデータ（例えば、ＣＤ
プレーヤの場合はサンプリング周波数が４　４．１　Ｋ
Ｈｚのデータ）をシリアルに入力し、左チャンネルのデ
ータはデータバス（１ｌ）のＢＵＳＩに、右チャンネル
のデータはデータバス（１ｌ）のＢＵＳ２に送出し、更
に、データバスＢＵＳ１に送出された処理済の左チャン
ネルのデータとデータバスＢＵＳ２に送出された処理済
の右チャンネルのデータを受け取り、出力端子ＯＵＴか
ら交互にシリアル出力するものである．インターフェイ
ス回路（１３）は、ＤＳＰシステムとマイクロコンピュ
ータ（不図示）の間のデータ送受を行うものであり、マ
イクロコンピュータから印加されたデジタルフィルタの
定数等をデータバス（１１）に各々送出し、また、デー
タバス（１１）に送出されたシステムステイタスデータ
等を受け取りマイクロコンビュータに送出するものであ
る。

データ処理回路（９）は左チャンネルのデータ処理用で
、データ処理回路（１０）は右チャンネルのデータ処理
用であり、各々全く同じ構成から成る。即ち、データ処
理回路（９）（１０）は、データバス（１ｌ）、データ
Ｒ　Ａ　Ｍ　（１５）、定数Ｒ　Ａ　Ｍ　（１６）、定
数Ｒ　Ｏ　Ｍ　（１７）、アドＬ／スポインタ（１８）
（１９）（２０）、釆算器（ＭＯＬ）（２１）、Ａ　Ｌ
　Ｕ　（２２）、アキュームレータ（ＡＣＣ）（２３）
、テンポラリーレジスタ（ＴＭＰ１，ＴＭＰ２，・・・
）（２４）を有している。データＲＡ　Ｍ　（１５）は
、データ入出力回路（１２）から送出された処理前のデ
ータ及び演算処理後のデータを記憶する２４ビッ｝Ｘ１
２８の容量を持つ第ｌのＲＡＭであり、データバス（１
１）及び乗算器（２１）の入力に接続される。定数Ｒ　
Ａ　Ｍ　（１６）は、インターフェイス回路（ｌ３）か
ら送出されるデジタルフィルタの係数等の定数を記憶す
る１６ビット×２５６の容量を持つ第２のＲＡＭであり
、データバス（１１）及び乗算器（２ｌ）の他方の入力
に接続される。アドレスポインタ（１８）は、８ビット
で構成されデータＲＡ　Ｍ　（１５）のアドレス指定を
行うものであり、制御回路（ｌ４）から出力されるマイ
クロコードＩＮＣＩ及びＤＥＣ　１で制御され、保持し
ているアドレスデータをインクリメント（＋１）及びデ
クリメント（−１）する機能を備えると共に、プログラ
ムによって任意の値が設定できるレジスタと、設定され
た値とアドレスデータを比較する回路を内蔵し、アドレ
スデータをインクリメントした結果が設定値を越えると
「０」になり、デクリメントの結果が「０」未満になる
と設定値になる機能、即ち，「０」と設定値の間を循環
する機能を有している。この循環アドレス指定機能を使
用してデジタルフィルタの積和演算を簡単化している。

（詳細は後述する。）また、アドレスポインタ（１９）
は，定数Ｒ　Ａ　Ｍ　（１６）のアドレスを指定する１
０ビットのポインタであり、制御回路（ｌ４）から出力
されるマイクロコードＩＮＣ２で制御され、アドレスデ
ータをインクリメントする機能と、制御回路（ｌ４）か
ら出力されるマイクロコードＣＬＥＡＲ２によって「０
」にクリアされる機能を有している。更に、アドレスポ
インタ（２ｏ）は、定数Ｒ　Ｏ　Ｍ（ｌ７）のアドレス
を指定する８ビットのポインタであり、制御回路（１４
）から出力されるマイクロコードＤＥＣ３によってアド
レスデータをデクリメントする機能を有している。

乗算器（２１）は、２４ビット×１６ビットの乗算をす
るものであり、Ａ入力は２４ピット、Ｂ入力は１６ビッ
トで、その乗算結果は１サイクル後に確定するものであ
る。更に、乗算！（２１）の八入力とＢ入力には、入力
選択回路ＭＰＸＡとＭ　Ｐ　Ｘ　Ｂが設けられ、入力選
択回路ＭＰＸＡは、制御回路（１４）からのマイクロコ
ードＡ−ＢＵＳによりデータバス（１１）を選択し、マ
イクロコードＡ−ＤＲＡＭによりデータＲ　Ａ　Ｍ　（
１５）を選択してＡ入力に印加し、入力選択回路ＭＰＸ
Ｂは、マイクロコードＢ−Ｂｕｓによりデータバス（１
１）を選択し、マイクロコードＢ−ＣＲＡＭにより定数
Ｒ　Ａ　Ｍ　（１６）を選択し、マイクロコードＢ−Ｃ
ＲＯＭにより定数Ｒ　Ｏ　Ｍ　（１７）を選択してＢ入
力に印加する。乗算結果は３２ビットで出力される。

Ａ　Ｌ　Ｕ　（２２）は３２ビットの演算回路であり、
一方に入力された３２ビットの乗算結果と他方に入力さ
れた３２ビットのＡ　Ｃ　Ｃ　（２３）のデータをマイ
クロコードＡＤＤによって加算処理して、その結果をＡ
　Ｃ　Ｃ　（２３）に転送する，ＡＣＣ（２３）の３２
ビットのうち、上位２４ビットはデータバス（１１）と
接続され，下位８ビットは補助バス（２５）によってテ
ンポラリーレジスタ（２４）の下位８ビ・７トと｛な続
されている。テンポラリーレジスタ（２４）は，３２ビ
ットのレジスタＴＭＰＩ，ＴＭＰ２・・・Ｔ　Ｍ　Ｐ８
で構成され、３２ビットのデータを最大８個保持するレ
ジスタであり、各々の上位２４ビットはデータバス（１
ｌ）と接続される。データバス（Ｉ１）と補助バス（２
５）によって，テンポラリーレジスタ（２４）とＡ　Ｃ
　Ｃ　（２３）間で３２ビットデータの転送が行われる
。

制御回路（１４）は、プログラムを記憶するプログラム
Ｒ　Ｏ　Ｍ　（２６）と、プログラムＲＯＭ（２６）の
アドレスを指定するプログラムカウンタ（ＰＣ）（２７
）と，読み出された命令を解読するインストラクション
デコーダ（＋−ＤＥＣ）（２８）とを有する。プログラ
ムＲＯ　Ｍ　（２６）は、３２ビット×５１２の容量を
有し、デジタルフィルタを実現するためのプログラム，
及び、その他必要なプログラムが格納される。インスト
ラクションデコーダ（２８）は、命令を解読してマイク
ロコードを出力するものであり、アドレスポインタ（１
８）（１９）（２０）を制御するＩＮＣＩ，ＩＮＣ２，
ＤＥＣＩ，ＣＬＥＡＲ２，ＤＥＣ３や、入力選択回路Ｍ
ＰＸＡ，ＭＰＸＢを制御する。

Ａ−ＢＵＳ．　Ａ−ＤＲＡＭ，　Ｂ−ＢＵＳ，　Ｂ−Ｃ
ＲＡＭ，Ｂ−ＣＲＯＭ、あるいはＡ　Ｌ　Ｕ　（２２）
を制御するＡＤＤ．ＴＨＲ等を出力する。このマイクロ
コードは、各々データ処理回路（９）（１０）の各部の
共通する回路に印加されるため、一つの命令の実行によ
ってデータ処理回路（９）（１０）を同時に同一の・制
御が行われる。

第１図に示されたＤＳＰシステムに於いて、デジタルフ
ィルタを構成するために必要な命令の例を第２図に示す
。第２図に於いて、ＭＯＬ命令は乗算命令であり、乗算
器（２１）の入力Ａ及び入力Ｂに入力される対象を選択
し、乗算を行わせるものである，ＡＰ命令は、アドレス
ポインタ（１８）（１９）（２０）のインクリメント、
デクリメントあるいはクリアを行うものである。ＡＬＵ
命令はＡ　Ｌ　Ｕ　（２２）の制御命令であり、ＡＬＵ
ＡＤＤは、入力された２つのデータをＡ　Ｌ　Ｕ　（２
２）で加算し、加算結果をＡ　Ｃ　Ｃ　（２３）に保持
させ、ＡＬＵＴＨＲは、乗算器（２１）からの乗算結果
をそのままＡ　Ｃ　Ｃ　（２３）に保持させる命令であ
る。ＲＡＭＩＤ．ＴＭＰＩＤ，ＴＭＰ２Ｄはストア命令
であり、データバス（１１）のデータをデータＲ　Ａ　
Ｍ　（１５）、テンポラリーレジスタ（２４）に記憶さ
せる。ＡＣＣＳ，ＴＭＰ　Ｉ　Ｓ，ＴＭＰ２Ｓは、転送
命令であり、Ａ　Ｃ　Ｃ　（２３）、テンポラリーレジ
スタ（２４）のデータをデータバス（１ｌ）及び補助バ
ス（２５）に送出する命令である。

ところで、オーディオの信号処理に於いて、グラフィッ
クイコライザを実現する場合、Ｖ＋　−　ｘ＋Ａ＋　Ｘ
＋−＋Ｂ＋　ｘ，−１ｃ＋　ｙ＋−＋Ｄ＋　ｙ＋−ｔＥ
（Ａ，Ｂ，Ｃ．Ｄ．Ｅは定数） で表わされる積和演算によって実現される帯域デジタル
フィルタを複数段縦続接続することによって得られる。

第３図は、２次の直接型１１Ｒフィルタの帯域デジタル
フィルタを２段縦続接続することによって２バンドのグ
ラフィックイコライザを実現するらのである。第３図に
於いて、（２９）Ｚ−’は単位時間（ここではサンプリ
ング周期）の遅延素子であり，　（３０）は定数Ａ−Ｊ
の乗算素子、（３１）は加算素子である。Ｘ，はフィル
タに入力される入力データであり、ｚ１はフィルタ出力
である。オーディオシステムの場合、係るフィルタ処理
は、左チャンネルの信号及び右チャンネルの信号に対し
て行われなければならないが、第１図に示されたＤＳＰ
システムでは、′ＩＪ３図のデジタルフィルタを実現す
るプログラムの１回の実行により、デジタル処理回路（
９）（１０）の両方が同じ動作をするため、左チャンネ
ルの信号と右チャンネルの信号に対するフィルタ処理が
同時に為される。

そこで、第１図に示されたＤＳＰシステムに於いて、第
３図のデジタルフィルタを実現する動作を第４図及び第
５図を用いて説明する。

第４図は、第３図のデジタルフィルタを実現するプログ
ラムを示す図であり、第５図は、データＲ　Ａ　Ｍ　（
１５）と定数Ｒ　Ａ　Ｍ　（１６）に記憶されるデータ
の割り付け図である。第４図のプログラムによって、定
数の乗算をＣ，Ｂ，Ａ，Ｅ．Ｄ，Ｈ，Ｇ．Ｆ．Ｊ．■の
順で行うために、定数Ｒ　Ａ　Ｍ　（１６）のアドレス
「０」から「９」までには、同一順序で定数が格納され
る。一方，データＲ　Ａ　Ｍ　（１５）にはＸｉｓ）’
ＩｎＺｌのデータが３アドレスおきに書き込まれている
が、サンプリング周期、即ち、一つの入力データＸ　＋
＋＋に対するフィルタ処理期間毎に、ｌアドレスずらし
てｘ１。ｌ＊　　ｙ　１４ｌ，！　＋＊＋を書き込むこ
とにより、遅延素子（２９）による遅延データを作成し
ている。よって、第３図に示されたデジタルフィルタの
場合には、アドレスポインタ（１８）は、「０」〜「７
」の循環アドレス指定、及び、アドレスポインタ（ｌ９
）は、ｒＱＪ〜「９」の循環アドレス指定となるように
プログラムによって設定しておく。

ここで、入力データＸ，に対して第４図のプログラムの
ステップｒＱＪを実行する時点に於いて、データＲＡＭ
（１５）の内容が第５図の（イ）の如くであり，アドレ
スポインタ（１８）（１９）が共にアドレス「０」であ
るとき、ステップ「０」が実行されると、乗算！（２１
）の入力Ａ及びＢには、データＲ　Ａ　Ｍ　（１５）の
アドレス「０」に記憶されているデータＸ＋−ｔ（２サ
ンプル前の入力データ）と定数Ｒ　Ａ　Ｍ　（１６）の
アドレス「０」に記憶されている係数Ｃが印加されるが
、その乗算結果は、次のステゾプで確定し出力される。

また、ステップ「０」の最後に、命令ＡＰＩ　ＩＮＣ，
ＡＰ２　ＩＮＣにより、アドレスポインタ（１８）（１
９）が共にインクリメントされ、その内容が「ｌ」とな
る。

ステップｒｌＪが実行されると、ステップ「Ｏ」と同様
にデータＲ　Ａ　Ｍ　（１５）と定数ＲＡＭ（１６）が
乗算！（２１）の入力として選択され、各々、アドレス
「１」に記憶されたデークＸＩ−１と定数Ｂが乗算器（
２１）に印加される。また、前回のステップ「０」で乗
算された結果は、命令ＡＬＵＴＨＲにより、Ａ　Ｌ　Ｕ
　（２２）を素通りしてＡ　Ｃ　Ｃ　（２３）に最初の
乗算結果Ｃ　ｅ　ｘ　Ｉ−１がストアされる。ステップ
　「１」の最後に、命令ＡＰＩ　ＩＮＣ，ＡＰ２ＩＮＣ
により、アドレスポインタ（１８）（１９）がインクリ
メントされ、その内容はアドレス「２」となる。

次に、ステップ「２」が実行されると、命令ＭＵＬＡ　
　ＢＵＳ．Ｂ　　ＣＲＡＭにより、乗算器（２ｌ）の入
力Ａにはデータバス（１１）、入力Ｂには定数Ｒ　Ａ　
Ｍ　（１６）が選択される。一方、命令ＴＭＰ　Ｉ　Ｓ
により、テンポラリーレジスタＴＭＰ　１の内容がデー
タバス（１１）に送出され、命令ＲＡＭＩＤにより、デ
ータバス（ｌ１）に送出されたデータが、アドレスポイ
ンタ（１８）で指定されるデータＲ　Ａ　Ｍ　（１５）
のアドレスｒ２ｊにストアされる。このとき、テンポラ
リーレジスタＴＭＰ　１には、サンプリング周期毎にデ
ータ入力回路（１２）に外部から印加された入力データ
Ｘｌが予めストアされている。従って、入力データＸｉ
は、乗算！（２１）によって定数Ｒ　Ａ　Ｍ　（１６）
から読み出された定数Ａと乗算されると共に、データＲ
　Ａ　Ｍ　（１５）のアドレス「２」にストアされる。

一方、命令ＡＬＵＡＤＤにより、ＡＣ　Ｃ　（２３）に
ストアされているＣ　＊　ｘ　，−，とステップ「ｌ」
の乗算結果Ｂ　ｏ　ｘ　．−，の加算が行われ、その結
果Ｂ−ｘ　＋−ｒ＋　Ｃ−ｘ　ｌ−＊がＡ　Ｃ　Ｃ　（
２３）にストアされる。ステップ「２」の最後に、アド
レスポインタ（１８）（１９）がインクリメントされ、
その内容はアドレス「３」となる。

ステップ「３」が実行されると、乗算器（２ｌ）の入力
Ａ及びＢには、データＲ　Ａ　Ｍ　（１５）と定数ＲＡ
Ｍ（１６）のアドレス「３」にストアされているデータ
ｙ，−，と定数Ｅが印加され、命令ＡＬＵＡＤＤにより
、ステップ「２」の乗算結果Ａ−ｘ，とＡＣ　Ｃ　（２
３）の内容Ｂ　＊　Ｘ＋−＋＋Ｃ　ｅ　Ｘ＋−＊がＡＬ
Ｕ（２２）に於いて加算され、加算結果Ａ−ｘｌ＋Ｂ−
ｘｌ−，＋　Ｃ−Ｘ　ｌ−＊がＡ　Ｃ　Ｃ　（２３）に
ストアされる。ステップ「３」の最後にアドレスポイン
タ（１８）（１９）がインクリメントされ、アドレス「
４」となる。

ステップ「４」が実行されると、乗算器（２ｌ）の入力
Ａ及びＢには、データＲ　Ａ　Ｍ　（１５）と定数ＲＡ
Ｍ　（１６）のアドレス「４」にストアされているデー
タ）’　＋−＋と定数Ｄが印加され、命令ＡＬＵＡＤＤ
により，ステップ「３」の乗算結果Ｅ”ｙ＋−ｔとＡＣ
　Ｃ　（２３）の内容Ａ−Ｘ　ｌ＋Ｂ　”　Ｘ　１−＋
＋Ｃ−Ｘ　＋−＊がＡ　Ｌ　Ｕ　（２２）に於いて加算
され，加算結果Ａ＝ｘ，＋Ｂ−Ｘ＋−＋＋Ｃ　’　Ｘ＋
−＊＋Ｅ　”　Ｙ　ｌ−ｓがＡ　Ｃ　Ｃ　（２３）にス
トアされる。ステップ゛「４」の最後に、命令ＡＰＩＤ
ＥＣ，ＡＰ２　ＩＮＣにより、アドレスポインタ（１８
）はデクリメントされて、アドレス「３」となり、アド
レスポインタ（１９）はインクリメントされてアドレス
「５」となる。

ステップ「５」が実行されると、乗算器（２１）の入力
Ａ及びＢには、データＲ　Ａ　Ｍ　（１５）のアドレス
「３」にストアされたデータ）／　ｌ−＊と定数ＲＡＭ
（１６）のアドレス「５」にストアされた定数Ｈが印加
される。即ち、乗算器（２１）は、このステップ「５」
から第３図に示されたデジタルフィルタの２段目の乗算
を行う。一方、命令ＡＬＵＡＤＤにより、ステップ「４
」の采算結果Ｄ−Ｙ　＋−＋とＡＣ　Ｃ　（２３）の内
容Ａ−ｘ　１＋Ｂ−Ｘ　＋−＋＋Ｃ　”　Ｘ　ｌ−ｓ＋
Ｅ−ｙｌ−，がＡ　Ｌ　Ｕ　（２２）に於いて加算され
、加算結果Ａ−ｘ＋＋Ｂ　＊　Ｘ　ｌ−＋＋Ｃ　”　Ｘ
Ｉ−１＋Ｄ　”　Ｙ＋−，＋　Ｅ　’　３／　＋−ｔが
Ａ　Ｃ　Ｃ　（２３）にストアされる。このときのＡ　
Ｃ　Ｃ　（２３）の内容は、１段目のデジタルフィルタ
の出力ｙ，となる。ステップ「５」の最後にアドレスポ
インタ（１８）はインクリメントされてアドレス「４」
となり、アドレスポインタ（１９）はインクリメントさ
れてアドレス「６」となる。

ステップ「６」が実行されると、乗算器（２１）の入力
Ａ及びＢには、データＲ　Ａ　Ｍ　（１５）のアドレス
「４」にストアされたデータＹ　＋−＋と定数ＲＡＭ（
１６）のアドレス「６」にストアされた定数Ｇが印加さ
れる。また、命令ＡＣＣＳにより、Ａ　Ｃ　Ｃ　（２３
）にストアされたデータｙ１がデータバス（１１）に送
出され、命令ＴＭＰ　２Ｄにより、データバス（１ｌ）
に送出されたデータｙ１がテンポラリーレジスタＴＭＰ
２にストアされる。一方、命令ＡＬＵＴＨＲにより、ス
テップ「５」の乗算結果Ｈ＊ｙ＋−＊は、Ａ　Ｌ　Ｕ　
（２２）を素通りしてＡ　Ｃ　Ｃ　（２３）にストアさ
れる。ステップｒ６」の最後にアドレスポインタ（１８
）（１９）はインクリメントされて、アドレス「５」と
アドレス「７」になる。

ステップ「７」が実行されると、命令ＭＵＬＡ−ＢＵＳ
，Ｂ−ＣＲＡＭにより、乗算器（２ｌ）の入力Ａ及びＢ
には、データバス（１１）に送出されたデータと定数Ｒ
　Ａ　Ｍ　（１６）のアドレス「７」にストアされた定
数Ｆが印加される。また、命令ＴＭＰ２Ｓ及びＲＡＭＩ
Ｄにより、テンポラリーレジスタＴＭＰ　２にストアさ
れたデータｙＩは、データバス（１１）に送出されて乗
算器（２１）の入力Ａに印加されると共に、アドレスポ
インタ（ｌ８）で指定されたデータＲ　Ａ　Ｍ　（１５
）のアドレス「５」にストアされる。一方、命令ＡＬＵ
ＡＤＤによりステップ「６」の乗算結果ｃｏｙ，−，と
Ａ　Ｃ　Ｃ　（２３）のＨ・ｙ＋−ｔがＡ　Ｌ　Ｕ　（
２２）に於いて加算され、その結果Ｇ−ｙＩ−１＋Ｈ　
”　ｙ＋−＊がＡ　Ｃ　Ｃ　（２３）にストアされる。

ステップ「７」の最後に、アドレスポインタ（１８）（
１９）はインクリメントされてアドレス「６」とアドレ
ス「８」になる。

ステップ「８」が実行されると、乗算器（２ｌ）の入力
Ａ及びＢには、データＲ　Ａ　Ｍ　（１５）のアドレス
「６」にストアされたデータ２，一，と定数ＲＡＭ（１
６）のアドレス「８」にストアされた定数Ｊが印加され
、一方Ａ　Ｌ　Ｕ　（２２）に於いてステップ「７」の
乗算結果Ｆ−ｙ，とＡ　Ｃ　Ｃ　（２３）にストアされ
たデータＧ−Ｙ　＋−、＋　Ｈ−Ｙ　＋−ｓが加算され
、その結果Ｆ−ｙ＋＋Ｇ−ｙ＋−＋＋Ｈ−ｙ＋一ｓがＡ
　Ｃ　Ｃ　（２３）にストアされる。ステップ「８」の
最後にアドレスポインタ（１８）（１９）はインクリメ
ントされて、アドレス「７」とアドレス「９」になる。

ステップ「９」が実行されると、乗算！（２１）の入力
Ａ及びＢには、データＲＡＭ（１５）のアドレス「７」
にストアされたデータｚ１−１と定数ＲＡＭ（ｌ６）の
アドレス「９」にストアされた定数Ｉが印加され、一方
Ａ　Ｌ　Ｕ　（２２）に於いて、ステップ「８」の乗算
結果Ｊ　”　Ｚ　ｌ−１とＡ　Ｃ　Ｃ　（２３）にスト
アされたデータＦ　’　Ｙ　＋＋Ｇ−Ｙ　＋−＋＋Ｈ−
’／　ｌ−＊が加算され、加算結果Ｆ−ｙｌ＋Ｇ　”ｆ
　，−，＋Ｈ・ｙｔ−ｍ＋　Ｊ　”　Ｚ　＋−ｔがＡ　
Ｃ　Ｃ　（２２）にストアされる。

ステップ「９」の最後にアドレスポインタ（１８）（１
９）がインクリメントされると，アドレスポインタ（１
８）（１９）は共にアドレス「０」となる。

ステップ「１０」が実行されると、乗算は行われず、ス
テップ「９」の乗算結果Ｉ　’　Ｚ　＋−＋とＡＣ　Ｃ
　（２３）にストアされたデータＦ−ｙ，＋Ｇ−ｙ，−
＋”　Ｈ　”　Ｙ　ｌ−ｓ＋　Ｊ　”　Ｚ　＋−＊がＡ
　Ｌ　Ｕ　（２２）＋こ於いて加算され、その加算結果
Ｆ−）’　＋＋　Ｇ−Ｙ　＋−＋＋　Ｈ・’！　＋−ｔ
＋　Ｉ−２　＋−＋＋　Ｊ　ψＺ　Ｉ−１がＡ　Ｃ　Ｃ
　（２３）にストアされる。このときのＡ　Ｃ　Ｃ　（
２３）のデータは２段目のデジタルフィルタの出力ｚ１
となる。

最後にステ・ｌプ「１１」が実行されると、命令ＡＣＣ
ＳによりＡ　Ｃ　Ｃ　（２３）にストアされたデータｚ
１がデータバス（１１）に送出され、命令ＲＡＭＩＤに
より，データバス（ｌ１）に送出されたデータ２がアド
レスポインタ（１８）で指定されたデータＲＡＭ（１５
）のアドレス「０」にストアされる。ステ・ンプ「１ｌ
」の最後に、アドレスポインタ（１８）がインクリメン
トされてアドレス「１」となる。従って、次にステ・ｙ
プ「０」から再びプログラムを実行する際には、アドレ
スポインタ（ｌ８）でアドレスされるデータＲ　Ａ　Ｍ
　（１５）は、アドレス「１」からアクセスされること
になり、前回のスタートアドレスより１アドレス先にず
れる。

以上のステップｒＱＪ〜「１ｌ」のプログラムを実行す
ることにより、入力データＸ，に対するフィルタ処理が
行われ、データＲ　Ａ　Ｍ　（１５）の内容が第５図（
口）の如く変化し、フィルタ出力２，が得られる。また
、次のサンプリングデータＸ，＋，のフィルタ処理に対
して、スタートアドレスを１アドレス先に進めることに
より、データＸ，。１に対する遅延データが得られる。

従って、ステップ「０」〜ｒｌ　ＩＪのプログラムをサ
ンプリングデータに対して繰り返えし実行することによ
り、第５図（・・）（二）の如くデータＲＡＭ（１５）
が変化し、フィルタ出力２　１４１９　　２　１４１・
・・・・・が得られる。また、上述の動作は、デジタル
処理回路（９）（１０）に於いて、同時に行われるため
左チャンネルと右チャンネルのフィルタ出力データが同
時に得られる。更に、第４図のプログラムを実行する前
に、デジタル処理回路（９）と（１０）の定数ＲＡＭ（
１６）に記憶される定数を予め変えておくことにより、
左チャンネルと右チャンネルのフィルタ特性、即ち，グ
ラフィックイコライザのレベルを左右独立とすることが
できる。この場合、定数Ｒ　Ａ　Ｍ　（１６）への定数
書き込みは、インターフェイス回路（１３）にマイクロ
コンピュータから印加される定数を定数Ｒ　Ａ　Ｍ　（
１６）へ転送することにより行われる。

（｝）発明の効果 上述の如く本発明によれば、デジタルフィルタを実現す
るプログラムを実行することにより、同時に１組のデジ
タル処理回路が動作し、１組のデジタルフィルタが実現
できるため、左チャンネルと右チャンネルのオーディオ
信号のデジタル信号処理が、従来のプログラム長の約半
分で行え、サンプリング周期中に実現できる機能が増す
利点を有する．，従って、スルーブットが向上した使用
し易いＤＳＰ装置が得られるものである。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図，第２図は第
１図に示されたブロック図でデジタルフィルタを実現す
るために必要な命令を示す図、第３図は２段接続された
２次の直接型１１Ｒデジタルフィルタを示す図、第４図
は、第３図のデジタルフィルタを第１図の実施例で実現
するためのプログラムを示す図、第５図はデータＲＡＭ
及び定！ＩｋＲＡＭのアドレス割付図、第６図は促釆例
を示すブロック図である。 （９）（１０）・・・デジタル処理回路、　（１２）・
・・データ入出力回路、　（１３）・・・インターフェ
イス回路、（１４）・・・制御回路、　（１１）・・・
データバス，　　（１５）・・・データＲＡＭ，　　（
１６）・・・定数ＲＡＭ，　　（１７）・・・定数ＲＯ
Ｍ、　（１Ｂ）（１９）（２０）・・・アドレスポイン
タ、（２ｌ）・・・乗算器、　（２２）・・・ＡＬＵ、
　（２３）・・・アキュームレータ（ＡＣＣ）、　（２
４）・・・テンポラリーレジスタ、　（２５）・・・補
助バス、　（２６）・・・プログラムＲＯＭ，　　（２
７）・・・プログラムカウンタ、（２８）・・・インス
トラクションデコーダ、　　（２９）・・・遅延素子．
　　（３０）・・・乗算素子、　（３１）・・・加算素
子。 第２図

Claims (3)

【特許請求の範囲】
1. （１）入力されたデジタルデータをあらかじめ定められ
   た手順に従って演算する一対のデジタル処理回路と、 前記各デジタル処理回路内のデータ転送を行う一対のデ
   ータバスと、 予めプログラムされた命令を解読して出力される制御信
   号で前記一対のデジタル処理回路を同時に、あるいは、
   独立して制御する唯一の制御回路と、 を備えたデジタル信号処理装置。
2. （２）前記一対のデータバスに共通に接続され、各デー
   タバスと外部端子との間でデータの入出力を行うデータ
   入出力回路と、 前記一対のデータバスに共通に接続され、各データバス
   と外部装置との間でデータの入出力を行うインターフェ
   イス回路と、 を備えた請求項第１項記載のデジタル信号処理装置。
3. （３）前記一対のデジタル処理回路と、前記一対のベー
   タバスと、前記制御回路と、前記データ入出力回路、及
   び、前記インターフェイス回路は、単一の半導体チップ
   上に形成されることを特徴とする請求項第２項記載のデ
   ジタル信号処理装置。