JPH02236693A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
- Publication number
- JPH02236693A JPH02236693A JP1237525A JP23752589A JPH02236693A JP H02236693 A JPH02236693 A JP H02236693A JP 1237525 A JP1237525 A JP 1237525A JP 23752589 A JP23752589 A JP 23752589A JP H02236693 A JPH02236693 A JP H02236693A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- digital
- pair
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims description 5
- 238000012546 transfer Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 238000005070 sampling Methods 0.000 description 10
- 230000005236 sound signal Effects 0.000 description 6
- 101000579490 Solanum lycopersicum Suberization-associated anionic peroxidase 1 Proteins 0.000 description 3
- 101001073211 Solanum lycopersicum Suberization-associated anionic peroxidase 2 Proteins 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 102100021283 1-aminocyclopropane-1-carboxylate synthase-like protein 1 Human genes 0.000 description 2
- OSCJHTSDLYVCQC-UHFFFAOYSA-N 2-ethylhexyl 4-[[4-[4-(tert-butylcarbamoyl)anilino]-6-[4-(2-ethylhexoxycarbonyl)anilino]-1,3,5-triazin-2-yl]amino]benzoate Chemical compound C1=CC(C(=O)OCC(CC)CCCC)=CC=C1NC1=NC(NC=2C=CC(=CC=2)C(=O)NC(C)(C)C)=NC(NC=2C=CC(=CC=2)C(=O)OCC(CC)CCCC)=N1 OSCJHTSDLYVCQC-UHFFFAOYSA-N 0.000 description 2
- 101000675558 Homo sapiens 1-aminocyclopropane-1-carboxylate synthase-like protein 1 Proteins 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 101100004933 Arabidopsis thaliana CYP79F1 gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 101150047356 dec-1 gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Reverberation, Karaoke And Other Acoustics (AREA)
- Circuit For Audible Band Transducer (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は、時系列で入力されるデータを所定のアルゴリ
ズムに基いて処理し、時系列データとして出力するデジ
タル信号処理装置に関する。
ズムに基いて処理し、時系列データとして出力するデジ
タル信号処理装置に関する。
(a)従来の技術
一峻に、音声や画像等のように我々の周囲に存在する原
始情報源は、アナログ信号であることが多い。このアナ
ログ信号をデジタル的な手法によって処理するシステム
がデジタル信号処理装置(デジタル・シグナル・プロセ
ッシング・システム: DSPシステム)である。
始情報源は、アナログ信号であることが多い。このアナ
ログ信号をデジタル的な手法によって処理するシステム
がデジタル信号処理装置(デジタル・シグナル・プロセ
ッシング・システム: DSPシステム)である。
近年、デジタル回路のLSI化が急速に進み,ワンチッ
プ上にDSPシステムが容易に実現できるようになり、
更に、アナログ信号処理に比べて高精度処理が可能、パ
ラメータの設定により任意の特性が安定して均一に得ら
れる、無調整化が可能となる等の特徴を有するため、D
SPシステムが急速に実用化されるようになった。また
、DSPシステムの応用範囲は、音声信号処理、通信信
号処理、計測信号処理、画像信号処理、地震波信号処理
、水中音響信号処理等に広がり利用されている。
プ上にDSPシステムが容易に実現できるようになり、
更に、アナログ信号処理に比べて高精度処理が可能、パ
ラメータの設定により任意の特性が安定して均一に得ら
れる、無調整化が可能となる等の特徴を有するため、D
SPシステムが急速に実用化されるようになった。また
、DSPシステムの応用範囲は、音声信号処理、通信信
号処理、計測信号処理、画像信号処理、地震波信号処理
、水中音響信号処理等に広がり利用されている。
また、オーディオ分野に於いてもCD(コンパクト・デ
ィスク)プレーヤやDAT (デジタル・オーディオ・
テープ)プレーヤの如く、オーディオ信号のデジタル処
理化が進むに伴って、オーディオ信号をデジタル処理す
るDSPシステムが実用化されている。
ィスク)プレーヤやDAT (デジタル・オーディオ・
テープ)プレーヤの如く、オーディオ信号のデジタル処
理化が進むに伴って、オーディオ信号をデジタル処理す
るDSPシステムが実用化されている。
従来のDSPシステムは、デジタルフィルタを容易に形
成できるように第6図に示すアーキテクチャを有してい
る。
成できるように第6図に示すアーキテクチャを有してい
る。
第6図に於いて、データバスBUSには、人出力回路(
I/O)(1)、データR A M (2)、乗算器(
3)、演算回路(ALU)(4)、アキュームレータ(
ACC)(5)等が接続され、データRAM(2)の出
力とデータRO M (6)の出力が乗算器(3)に接
続され、乗算器(3)の乗算結果出力がA L U (
4)の一方の入力に印加されている。これらの各回路は
、プログラムROM(7)から順次読み出される命令を
解読するデコーダ(8)からその命令に応じて出力され
るマイクロコード信号によって制御される。
I/O)(1)、データR A M (2)、乗算器(
3)、演算回路(ALU)(4)、アキュームレータ(
ACC)(5)等が接続され、データRAM(2)の出
力とデータRO M (6)の出力が乗算器(3)に接
続され、乗算器(3)の乗算結果出力がA L U (
4)の一方の入力に印加されている。これらの各回路は
、プログラムROM(7)から順次読み出される命令を
解読するデコーダ(8)からその命令に応じて出力され
るマイクロコード信号によって制御される。
デジタルフィルタの実現に於いては
Y=A−x ++B−x l−1+c−x l−!
・・””という形の積和演算が繰返し表われる。このデ
ジタルフィルタをDSPシステムで実現する場合には、
フィルタ内の節点の計算順序を決定して、プログラムを
作成し、そのプログラムをプログラムR O M (7
)に格納すると共にデータR O M (6)内に計算
式の定数を格納しておく。そして、プログラムを実行す
ることにより、積和演算が為され、演算結果はデータR
A M (2)に順次記憶される。
・・””という形の積和演算が繰返し表われる。このデ
ジタルフィルタをDSPシステムで実現する場合には、
フィルタ内の節点の計算順序を決定して、プログラムを
作成し、そのプログラムをプログラムR O M (7
)に格納すると共にデータR O M (6)内に計算
式の定数を格納しておく。そして、プログラムを実行す
ることにより、積和演算が為され、演算結果はデータR
A M (2)に順次記憶される。
(・り発明が解決しようとする問題点
第6図に示されたDSPシステムをオーディオ分野に使
用した場合、グラフイクイコライザ機能、バス・トレブ
ル、ラウドネス、ローブ−スト機能、サラウンド効果機
能等のオーディオに必要な機能を実現できるが、オーデ
ィオ信号は左と右の2チャンネルの信号があるため、上
述の機能を実現するための処理を左と右のチャンネルの
信号に各々施さなければならない。また、左と右のチャ
ンネルを独立して特性を変えるためには、各々異なった
定数をデータROMに書き込んでおかな゛ければならな
い。
用した場合、グラフイクイコライザ機能、バス・トレブ
ル、ラウドネス、ローブ−スト機能、サラウンド効果機
能等のオーディオに必要な機能を実現できるが、オーデ
ィオ信号は左と右の2チャンネルの信号があるため、上
述の機能を実現するための処理を左と右のチャンネルの
信号に各々施さなければならない。また、左と右のチャ
ンネルを独立して特性を変えるためには、各々異なった
定数をデータROMに書き込んでおかな゛ければならな
い。
従って、CDプレーヤやDATプレーヤでは、信号のサ
ンプリング周期が44.1KHzや48KHzのように
高い周波数であるため、上述の機能を実現するための処
理をすべてサンプリング周期の間に、左と右のチャンネ
ルの各々に実行し終えなければならない。ゆえに、DS
Pシステムの処理速度に応じては、上述の機能のいずれ
かが実現できなくなることもある。即ち、DSPシステ
ムのスループットが悪くなる欠点があった。
ンプリング周期が44.1KHzや48KHzのように
高い周波数であるため、上述の機能を実現するための処
理をすべてサンプリング周期の間に、左と右のチャンネ
ルの各々に実行し終えなければならない。ゆえに、DS
Pシステムの処理速度に応じては、上述の機能のいずれ
かが実現できなくなることもある。即ち、DSPシステ
ムのスループットが悪くなる欠点があった。
(二)問題点を解決するための手段
本発明は、上述した点に鑑みて創作されたものであり、
入力されたデジタルデータをあらかじめ定められた手順
に従って演算する一対のデジタル処理回路と、前記各デ
ジタル処理回路内のデータ転送を行う一対のデータバス
と、予めプログラムされた命令を解読して出力される制
御信号で前記一対のデジタル処理回路を同時に、あるい
は、独立して制御する唯一の制御回路とを備えることに
より、左と右のチャンネルの信号を各々独立して同時に
処理し、スルーブットを向上したデジタル信号処理装置
を提供するものである。
入力されたデジタルデータをあらかじめ定められた手順
に従って演算する一対のデジタル処理回路と、前記各デ
ジタル処理回路内のデータ転送を行う一対のデータバス
と、予めプログラムされた命令を解読して出力される制
御信号で前記一対のデジタル処理回路を同時に、あるい
は、独立して制御する唯一の制御回路とを備えることに
より、左と右のチャンネルの信号を各々独立して同時に
処理し、スルーブットを向上したデジタル信号処理装置
を提供するものである。
(ネ)作用
上述の手段によれば、例えば、デジタルフィルタを実現
するプログラムが実行されると、制御回路から出力され
る制御信号により、一対のデジタル処理回路の各々が同
時に制御され、その結果、2つの入力データ、即ち、左
チャンネルと右チャンネルのデータに対して同時に積和
演算が為され、フィルタ動作が行われるのであり、従来
に比べて2倍のスループットが得られる。また、左と右
のチャンネルで異なったフィルタ特性を得る場合にも、
各々のデジタル処理回路に異なる定数を記憶させた後、
同一の積和演算を行うことで実現できる。
するプログラムが実行されると、制御回路から出力され
る制御信号により、一対のデジタル処理回路の各々が同
時に制御され、その結果、2つの入力データ、即ち、左
チャンネルと右チャンネルのデータに対して同時に積和
演算が為され、フィルタ動作が行われるのであり、従来
に比べて2倍のスループットが得られる。また、左と右
のチャンネルで異なったフィルタ特性を得る場合にも、
各々のデジタル処理回路に異なる定数を記憶させた後、
同一の積和演算を行うことで実現できる。
(へ)実施例
第1図は、本発明の実施例を示すブロック図であり、一
対のデジタル処理回路(9010)と、該デジタル処理
回路(9)(10)のデータバス(BUSI)(Bus
2)(11)に接続されたデータ入出力回路(12)と
、同様にデータバス(l1)に接続されたインターフェ
イス回路(l3)と、これらデジタル処理回路(9)(
10)、データ入出力回路(12)、および、インター
フェイス回路(l3)の動作を制御する制御回路(14
)とから構成されたオーディオ用のDSPシステムであ
る。
対のデジタル処理回路(9010)と、該デジタル処理
回路(9)(10)のデータバス(BUSI)(Bus
2)(11)に接続されたデータ入出力回路(12)と
、同様にデータバス(l1)に接続されたインターフェ
イス回路(l3)と、これらデジタル処理回路(9)(
10)、データ入出力回路(12)、および、インター
フェイス回路(l3)の動作を制御する制御回路(14
)とから構成されたオーディオ用のDSPシステムであ
る。
データバス(1l)は、各々8ビット×3の24とッl
−I11成である。データ入出力回路(12)は、入力
端子INに外部から印加された16ビットの左チャンネ
ルと右チャンネルのサンプリングデータ(例えば、CD
プレーヤの場合はサンプリング周波数が4 4.1 K
Hzのデータ)をシリアルに入力し、左チャンネルのデ
ータはデータバス(1l)のBUSIに、右チャンネル
のデータはデータバス(1l)のBUS2に送出し、更
に、データバスBUS1に送出された処理済の左チャン
ネルのデータとデータバスBUS2に送出された処理済
の右チャンネルのデータを受け取り、出力端子OUTか
ら交互にシリアル出力するものである.インターフェイ
ス回路(13)は、DSPシステムとマイクロコンピュ
ータ(不図示)の間のデータ送受を行うものであり、マ
イクロコンピュータから印加されたデジタルフィルタの
定数等をデータバス(11)に各々送出し、また、デー
タバス(11)に送出されたシステムステイタスデータ
等を受け取りマイクロコンビュータに送出するものであ
る。
−I11成である。データ入出力回路(12)は、入力
端子INに外部から印加された16ビットの左チャンネ
ルと右チャンネルのサンプリングデータ(例えば、CD
プレーヤの場合はサンプリング周波数が4 4.1 K
Hzのデータ)をシリアルに入力し、左チャンネルのデ
ータはデータバス(1l)のBUSIに、右チャンネル
のデータはデータバス(1l)のBUS2に送出し、更
に、データバスBUS1に送出された処理済の左チャン
ネルのデータとデータバスBUS2に送出された処理済
の右チャンネルのデータを受け取り、出力端子OUTか
ら交互にシリアル出力するものである.インターフェイ
ス回路(13)は、DSPシステムとマイクロコンピュ
ータ(不図示)の間のデータ送受を行うものであり、マ
イクロコンピュータから印加されたデジタルフィルタの
定数等をデータバス(11)に各々送出し、また、デー
タバス(11)に送出されたシステムステイタスデータ
等を受け取りマイクロコンビュータに送出するものであ
る。
データ処理回路(9)は左チャンネルのデータ処理用で
、データ処理回路(10)は右チャンネルのデータ処理
用であり、各々全く同じ構成から成る。即ち、データ処
理回路(9)(10)は、データバス(1l)、データ
R A M (15)、定数R A M (16)、定
数R O M (17)、アドL/スポインタ(18)
(19)(20)、釆算器(MOL)(21)、A L
U (22)、アキュームレータ(ACC)(23)
、テンポラリーレジスタ(TMP1,TMP2,・・・
)(24)を有している。データRA M (15)は
、データ入出力回路(12)から送出された処理前のデ
ータ及び演算処理後のデータを記憶する24ビッ}X1
28の容量を持つ第lのRAMであり、データバス(1
1)及び乗算器(21)の入力に接続される。定数R
A M (16)は、インターフェイス回路(l3)か
ら送出されるデジタルフィルタの係数等の定数を記憶す
る16ビット×256の容量を持つ第2のRAMであり
、データバス(11)及び乗算器(2l)の他方の入力
に接続される。アドレスポインタ(18)は、8ビット
で構成されデータRA M (15)のアドレス指定を
行うものであり、制御回路(l4)から出力されるマイ
クロコードINCI及びDEC 1で制御され、保持し
ているアドレスデータをインクリメント(+1)及びデ
クリメント(−1)する機能を備えると共に、プログラ
ムによって任意の値が設定できるレジスタと、設定され
た値とアドレスデータを比較する回路を内蔵し、アドレ
スデータをインクリメントした結果が設定値を越えると
「0」になり、デクリメントの結果が「0」未満になる
と設定値になる機能、即ち,「0」と設定値の間を循環
する機能を有している。この循環アドレス指定機能を使
用してデジタルフィルタの積和演算を簡単化している。
、データ処理回路(10)は右チャンネルのデータ処理
用であり、各々全く同じ構成から成る。即ち、データ処
理回路(9)(10)は、データバス(1l)、データ
R A M (15)、定数R A M (16)、定
数R O M (17)、アドL/スポインタ(18)
(19)(20)、釆算器(MOL)(21)、A L
U (22)、アキュームレータ(ACC)(23)
、テンポラリーレジスタ(TMP1,TMP2,・・・
)(24)を有している。データRA M (15)は
、データ入出力回路(12)から送出された処理前のデ
ータ及び演算処理後のデータを記憶する24ビッ}X1
28の容量を持つ第lのRAMであり、データバス(1
1)及び乗算器(21)の入力に接続される。定数R
A M (16)は、インターフェイス回路(l3)か
ら送出されるデジタルフィルタの係数等の定数を記憶す
る16ビット×256の容量を持つ第2のRAMであり
、データバス(11)及び乗算器(2l)の他方の入力
に接続される。アドレスポインタ(18)は、8ビット
で構成されデータRA M (15)のアドレス指定を
行うものであり、制御回路(l4)から出力されるマイ
クロコードINCI及びDEC 1で制御され、保持し
ているアドレスデータをインクリメント(+1)及びデ
クリメント(−1)する機能を備えると共に、プログラ
ムによって任意の値が設定できるレジスタと、設定され
た値とアドレスデータを比較する回路を内蔵し、アドレ
スデータをインクリメントした結果が設定値を越えると
「0」になり、デクリメントの結果が「0」未満になる
と設定値になる機能、即ち,「0」と設定値の間を循環
する機能を有している。この循環アドレス指定機能を使
用してデジタルフィルタの積和演算を簡単化している。
(詳細は後述する。)また、アドレスポインタ(19)
は,定数R A M (16)のアドレスを指定する1
0ビットのポインタであり、制御回路(l4)から出力
されるマイクロコードINC2で制御され、アドレスデ
ータをインクリメントする機能と、制御回路(l4)か
ら出力されるマイクロコードCLEAR2によって「0
」にクリアされる機能を有している。更に、アドレスポ
インタ(2o)は、定数R O M(l7)のアドレス
を指定する8ビットのポインタであり、制御回路(14
)から出力されるマイクロコードDEC3によってアド
レスデータをデクリメントする機能を有している。
は,定数R A M (16)のアドレスを指定する1
0ビットのポインタであり、制御回路(l4)から出力
されるマイクロコードINC2で制御され、アドレスデ
ータをインクリメントする機能と、制御回路(l4)か
ら出力されるマイクロコードCLEAR2によって「0
」にクリアされる機能を有している。更に、アドレスポ
インタ(2o)は、定数R O M(l7)のアドレス
を指定する8ビットのポインタであり、制御回路(14
)から出力されるマイクロコードDEC3によってアド
レスデータをデクリメントする機能を有している。
乗算器(21)は、24ビット×16ビットの乗算をす
るものであり、A入力は24ピット、B入力は16ビッ
トで、その乗算結果は1サイクル後に確定するものであ
る。更に、乗算!(21)の八入力とB入力には、入力
選択回路MPXAとM P X Bが設けられ、入力選
択回路MPXAは、制御回路(14)からのマイクロコ
ードA−BUSによりデータバス(11)を選択し、マ
イクロコードA−DRAMによりデータR A M (
15)を選択してA入力に印加し、入力選択回路MPX
Bは、マイクロコードB−Busによりデータバス(1
1)を選択し、マイクロコードB−CRAMにより定数
R A M (16)を選択し、マイクロコードB−C
ROMにより定数R O M (17)を選択してB入
力に印加する。乗算結果は32ビットで出力される。
るものであり、A入力は24ピット、B入力は16ビッ
トで、その乗算結果は1サイクル後に確定するものであ
る。更に、乗算!(21)の八入力とB入力には、入力
選択回路MPXAとM P X Bが設けられ、入力選
択回路MPXAは、制御回路(14)からのマイクロコ
ードA−BUSによりデータバス(11)を選択し、マ
イクロコードA−DRAMによりデータR A M (
15)を選択してA入力に印加し、入力選択回路MPX
Bは、マイクロコードB−Busによりデータバス(1
1)を選択し、マイクロコードB−CRAMにより定数
R A M (16)を選択し、マイクロコードB−C
ROMにより定数R O M (17)を選択してB入
力に印加する。乗算結果は32ビットで出力される。
A L U (22)は32ビットの演算回路であり、
一方に入力された32ビットの乗算結果と他方に入力さ
れた32ビットのA C C (23)のデータをマイ
クロコードADDによって加算処理して、その結果をA
C C (23)に転送する,ACC(23)の32
ビットのうち、上位24ビットはデータバス(11)と
接続され,下位8ビットは補助バス(25)によってテ
ンポラリーレジスタ(24)の下位8ビ・7トと{な続
されている。テンポラリーレジスタ(24)は,32ビ
ットのレジスタTMPI,TMP2・・・T M P8
で構成され、32ビットのデータを最大8個保持するレ
ジスタであり、各々の上位24ビットはデータバス(1
l)と接続される。データバス(I1)と補助バス(2
5)によって,テンポラリーレジスタ(24)とA C
C (23)間で32ビットデータの転送が行われる
。
一方に入力された32ビットの乗算結果と他方に入力さ
れた32ビットのA C C (23)のデータをマイ
クロコードADDによって加算処理して、その結果をA
C C (23)に転送する,ACC(23)の32
ビットのうち、上位24ビットはデータバス(11)と
接続され,下位8ビットは補助バス(25)によってテ
ンポラリーレジスタ(24)の下位8ビ・7トと{な続
されている。テンポラリーレジスタ(24)は,32ビ
ットのレジスタTMPI,TMP2・・・T M P8
で構成され、32ビットのデータを最大8個保持するレ
ジスタであり、各々の上位24ビットはデータバス(1
l)と接続される。データバス(I1)と補助バス(2
5)によって,テンポラリーレジスタ(24)とA C
C (23)間で32ビットデータの転送が行われる
。
制御回路(14)は、プログラムを記憶するプログラム
R O M (26)と、プログラムROM(26)の
アドレスを指定するプログラムカウンタ(PC)(27
)と,読み出された命令を解読するインストラクション
デコーダ(+−DEC)(28)とを有する。プログラ
ムRO M (26)は、32ビット×512の容量を
有し、デジタルフィルタを実現するためのプログラム,
及び、その他必要なプログラムが格納される。インスト
ラクションデコーダ(28)は、命令を解読してマイク
ロコードを出力するものであり、アドレスポインタ(1
8)(19)(20)を制御するINCI,INC2,
DECI,CLEAR2,DEC3や、入力選択回路M
PXA,MPXBを制御する。
R O M (26)と、プログラムROM(26)の
アドレスを指定するプログラムカウンタ(PC)(27
)と,読み出された命令を解読するインストラクション
デコーダ(+−DEC)(28)とを有する。プログラ
ムRO M (26)は、32ビット×512の容量を
有し、デジタルフィルタを実現するためのプログラム,
及び、その他必要なプログラムが格納される。インスト
ラクションデコーダ(28)は、命令を解読してマイク
ロコードを出力するものであり、アドレスポインタ(1
8)(19)(20)を制御するINCI,INC2,
DECI,CLEAR2,DEC3や、入力選択回路M
PXA,MPXBを制御する。
A−BUS. A−DRAM, B−BUS, B−C
RAM,B−CROM、あるいはA L U (22)
を制御するADD.THR等を出力する。このマイクロ
コードは、各々データ処理回路(9)(10)の各部の
共通する回路に印加されるため、一つの命令の実行によ
ってデータ処理回路(9)(10)を同時に同一の・制
御が行われる。
RAM,B−CROM、あるいはA L U (22)
を制御するADD.THR等を出力する。このマイクロ
コードは、各々データ処理回路(9)(10)の各部の
共通する回路に印加されるため、一つの命令の実行によ
ってデータ処理回路(9)(10)を同時に同一の・制
御が行われる。
第1図に示されたDSPシステムに於いて、デジタルフ
ィルタを構成するために必要な命令の例を第2図に示す
。第2図に於いて、MOL命令は乗算命令であり、乗算
器(21)の入力A及び入力Bに入力される対象を選択
し、乗算を行わせるものである,AP命令は、アドレス
ポインタ(18)(19)(20)のインクリメント、
デクリメントあるいはクリアを行うものである。ALU
命令はA L U (22)の制御命令であり、ALU
ADDは、入力された2つのデータをA L U (2
2)で加算し、加算結果をA C C (23)に保持
させ、ALUTHRは、乗算器(21)からの乗算結果
をそのままA C C (23)に保持させる命令であ
る。RAMID.TMPID,TMP2Dはストア命令
であり、データバス(11)のデータをデータR A
M (15)、テンポラリーレジスタ(24)に記憶さ
せる。ACCS,TMP I S,TMP2Sは、転送
命令であり、A C C (23)、テンポラリーレジ
スタ(24)のデータをデータバス(1l)及び補助バ
ス(25)に送出する命令である。
ィルタを構成するために必要な命令の例を第2図に示す
。第2図に於いて、MOL命令は乗算命令であり、乗算
器(21)の入力A及び入力Bに入力される対象を選択
し、乗算を行わせるものである,AP命令は、アドレス
ポインタ(18)(19)(20)のインクリメント、
デクリメントあるいはクリアを行うものである。ALU
命令はA L U (22)の制御命令であり、ALU
ADDは、入力された2つのデータをA L U (2
2)で加算し、加算結果をA C C (23)に保持
させ、ALUTHRは、乗算器(21)からの乗算結果
をそのままA C C (23)に保持させる命令であ
る。RAMID.TMPID,TMP2Dはストア命令
であり、データバス(11)のデータをデータR A
M (15)、テンポラリーレジスタ(24)に記憶さ
せる。ACCS,TMP I S,TMP2Sは、転送
命令であり、A C C (23)、テンポラリーレジ
スタ(24)のデータをデータバス(1l)及び補助バ
ス(25)に送出する命令である。
ところで、オーディオの信号処理に於いて、グラフィッ
クイコライザを実現する場合、V+ − x+A+ X
+−+B+ x,−1c+ y+−+D+ y+−tE
(A,B,C.D.Eは定数) で表わされる積和演算によって実現される帯域デジタル
フィルタを複数段縦続接続することによって得られる。
クイコライザを実現する場合、V+ − x+A+ X
+−+B+ x,−1c+ y+−+D+ y+−tE
(A,B,C.D.Eは定数) で表わされる積和演算によって実現される帯域デジタル
フィルタを複数段縦続接続することによって得られる。
第3図は、2次の直接型11Rフィルタの帯域デジタル
フィルタを2段縦続接続することによって2バンドのグ
ラフィックイコライザを実現するらのである。第3図に
於いて、(29)Z−’は単位時間(ここではサンプリ
ング周期)の遅延素子であり, (30)は定数A−J
の乗算素子、(31)は加算素子である。X,はフィル
タに入力される入力データであり、z1はフィルタ出力
である。オーディオシステムの場合、係るフィルタ処理
は、左チャンネルの信号及び右チャンネルの信号に対し
て行われなければならないが、第1図に示されたDSP
システムでは、′IJ3図のデジタルフィルタを実現す
るプログラムの1回の実行により、デジタル処理回路(
9)(10)の両方が同じ動作をするため、左チャンネ
ルの信号と右チャンネルの信号に対するフィルタ処理が
同時に為される。
フィルタを2段縦続接続することによって2バンドのグ
ラフィックイコライザを実現するらのである。第3図に
於いて、(29)Z−’は単位時間(ここではサンプリ
ング周期)の遅延素子であり, (30)は定数A−J
の乗算素子、(31)は加算素子である。X,はフィル
タに入力される入力データであり、z1はフィルタ出力
である。オーディオシステムの場合、係るフィルタ処理
は、左チャンネルの信号及び右チャンネルの信号に対し
て行われなければならないが、第1図に示されたDSP
システムでは、′IJ3図のデジタルフィルタを実現す
るプログラムの1回の実行により、デジタル処理回路(
9)(10)の両方が同じ動作をするため、左チャンネ
ルの信号と右チャンネルの信号に対するフィルタ処理が
同時に為される。
そこで、第1図に示されたDSPシステムに於いて、第
3図のデジタルフィルタを実現する動作を第4図及び第
5図を用いて説明する。
3図のデジタルフィルタを実現する動作を第4図及び第
5図を用いて説明する。
第4図は、第3図のデジタルフィルタを実現するプログ
ラムを示す図であり、第5図は、データR A M (
15)と定数R A M (16)に記憶されるデータ
の割り付け図である。第4図のプログラムによって、定
数の乗算をC,B,A,E.D,H,G.F.J.■の
順で行うために、定数R A M (16)のアドレス
「0」から「9」までには、同一順序で定数が格納され
る。一方,データR A M (15)にはXis)’
InZlのデータが3アドレスおきに書き込まれている
が、サンプリング周期、即ち、一つの入力データX +
++に対するフィルタ処理期間毎に、lアドレスずらし
てx1。l* y 14l,! +*+を書き込むこ
とにより、遅延素子(29)による遅延データを作成し
ている。よって、第3図に示されたデジタルフィルタの
場合には、アドレスポインタ(18)は、「0」〜「7
」の循環アドレス指定、及び、アドレスポインタ(l9
)は、rQJ〜「9」の循環アドレス指定となるように
プログラムによって設定しておく。
ラムを示す図であり、第5図は、データR A M (
15)と定数R A M (16)に記憶されるデータ
の割り付け図である。第4図のプログラムによって、定
数の乗算をC,B,A,E.D,H,G.F.J.■の
順で行うために、定数R A M (16)のアドレス
「0」から「9」までには、同一順序で定数が格納され
る。一方,データR A M (15)にはXis)’
InZlのデータが3アドレスおきに書き込まれている
が、サンプリング周期、即ち、一つの入力データX +
++に対するフィルタ処理期間毎に、lアドレスずらし
てx1。l* y 14l,! +*+を書き込むこ
とにより、遅延素子(29)による遅延データを作成し
ている。よって、第3図に示されたデジタルフィルタの
場合には、アドレスポインタ(18)は、「0」〜「7
」の循環アドレス指定、及び、アドレスポインタ(l9
)は、rQJ〜「9」の循環アドレス指定となるように
プログラムによって設定しておく。
ここで、入力データX,に対して第4図のプログラムの
ステップrQJを実行する時点に於いて、データRAM
(15)の内容が第5図の(イ)の如くであり,アドレ
スポインタ(18)(19)が共にアドレス「0」であ
るとき、ステップ「0」が実行されると、乗算!(21
)の入力A及びBには、データR A M (15)の
アドレス「0」に記憶されているデータX+−t(2サ
ンプル前の入力データ)と定数R A M (16)の
アドレス「0」に記憶されている係数Cが印加されるが
、その乗算結果は、次のステゾプで確定し出力される。
ステップrQJを実行する時点に於いて、データRAM
(15)の内容が第5図の(イ)の如くであり,アドレ
スポインタ(18)(19)が共にアドレス「0」であ
るとき、ステップ「0」が実行されると、乗算!(21
)の入力A及びBには、データR A M (15)の
アドレス「0」に記憶されているデータX+−t(2サ
ンプル前の入力データ)と定数R A M (16)の
アドレス「0」に記憶されている係数Cが印加されるが
、その乗算結果は、次のステゾプで確定し出力される。
また、ステップ「0」の最後に、命令API INC,
AP2 INCにより、アドレスポインタ(18)(1
9)が共にインクリメントされ、その内容が「l」とな
る。
AP2 INCにより、アドレスポインタ(18)(1
9)が共にインクリメントされ、その内容が「l」とな
る。
ステップrlJが実行されると、ステップ「O」と同様
にデータR A M (15)と定数RAM(16)が
乗算!(21)の入力として選択され、各々、アドレス
「1」に記憶されたデークXI−1と定数Bが乗算器(
21)に印加される。また、前回のステップ「0」で乗
算された結果は、命令ALUTHRにより、A L U
(22)を素通りしてA C C (23)に最初の
乗算結果C e x I−1がストアされる。ステップ
「1」の最後に、命令API INC,AP2INC
により、アドレスポインタ(18)(19)がインクリ
メントされ、その内容はアドレス「2」となる。
にデータR A M (15)と定数RAM(16)が
乗算!(21)の入力として選択され、各々、アドレス
「1」に記憶されたデークXI−1と定数Bが乗算器(
21)に印加される。また、前回のステップ「0」で乗
算された結果は、命令ALUTHRにより、A L U
(22)を素通りしてA C C (23)に最初の
乗算結果C e x I−1がストアされる。ステップ
「1」の最後に、命令API INC,AP2INC
により、アドレスポインタ(18)(19)がインクリ
メントされ、その内容はアドレス「2」となる。
次に、ステップ「2」が実行されると、命令MULA
BUS.B CRAMにより、乗算器(2l)の入
力Aにはデータバス(11)、入力Bには定数R A
M (16)が選択される。一方、命令TMP I S
により、テンポラリーレジスタTMP 1の内容がデー
タバス(11)に送出され、命令RAMIDにより、デ
ータバス(l1)に送出されたデータが、アドレスポイ
ンタ(18)で指定されるデータR A M (15)
のアドレスr2jにストアされる。このとき、テンポラ
リーレジスタTMP 1には、サンプリング周期毎にデ
ータ入力回路(12)に外部から印加された入力データ
Xlが予めストアされている。従って、入力データXi
は、乗算!(21)によって定数R A M (16)
から読み出された定数Aと乗算されると共に、データR
A M (15)のアドレス「2」にストアされる。
BUS.B CRAMにより、乗算器(2l)の入
力Aにはデータバス(11)、入力Bには定数R A
M (16)が選択される。一方、命令TMP I S
により、テンポラリーレジスタTMP 1の内容がデー
タバス(11)に送出され、命令RAMIDにより、デ
ータバス(l1)に送出されたデータが、アドレスポイ
ンタ(18)で指定されるデータR A M (15)
のアドレスr2jにストアされる。このとき、テンポラ
リーレジスタTMP 1には、サンプリング周期毎にデ
ータ入力回路(12)に外部から印加された入力データ
Xlが予めストアされている。従って、入力データXi
は、乗算!(21)によって定数R A M (16)
から読み出された定数Aと乗算されると共に、データR
A M (15)のアドレス「2」にストアされる。
一方、命令ALUADDにより、AC C (23)に
ストアされているC * x ,−,とステップ「l」
の乗算結果B o x .−,の加算が行われ、その結
果B−x +−r+ C−x l−*がA C C (
23)にストアされる。ステップ「2」の最後に、アド
レスポインタ(18)(19)がインクリメントされ、
その内容はアドレス「3」となる。
ストアされているC * x ,−,とステップ「l」
の乗算結果B o x .−,の加算が行われ、その結
果B−x +−r+ C−x l−*がA C C (
23)にストアされる。ステップ「2」の最後に、アド
レスポインタ(18)(19)がインクリメントされ、
その内容はアドレス「3」となる。
ステップ「3」が実行されると、乗算器(2l)の入力
A及びBには、データR A M (15)と定数RA
M(16)のアドレス「3」にストアされているデータ
y,−,と定数Eが印加され、命令ALUADDにより
、ステップ「2」の乗算結果A−x,とAC C (2
3)の内容B * X+−++C e X+−*がAL
U(22)に於いて加算され、加算結果A−xl+B−
xl−,+ C−X l−*がA C C (23)に
ストアされる。ステップ「3」の最後にアドレスポイン
タ(18)(19)がインクリメントされ、アドレス「
4」となる。
A及びBには、データR A M (15)と定数RA
M(16)のアドレス「3」にストアされているデータ
y,−,と定数Eが印加され、命令ALUADDにより
、ステップ「2」の乗算結果A−x,とAC C (2
3)の内容B * X+−++C e X+−*がAL
U(22)に於いて加算され、加算結果A−xl+B−
xl−,+ C−X l−*がA C C (23)に
ストアされる。ステップ「3」の最後にアドレスポイン
タ(18)(19)がインクリメントされ、アドレス「
4」となる。
ステップ「4」が実行されると、乗算器(2l)の入力
A及びBには、データR A M (15)と定数RA
M (16)のアドレス「4」にストアされているデー
タ)’ +−+と定数Dが印加され、命令ALUADD
により,ステップ「3」の乗算結果E”y+−tとAC
C (23)の内容A−X l+B ” X 1−+
+C−X +−*がA L U (22)に於いて加算
され,加算結果A=x,+B−X+−++C ’ X+
−*+E ” Y l−sがA C C (23)にス
トアされる。ステップ゛「4」の最後に、命令APID
EC,AP2 INCにより、アドレスポインタ(18
)はデクリメントされて、アドレス「3」となり、アド
レスポインタ(19)はインクリメントされてアドレス
「5」となる。
A及びBには、データR A M (15)と定数RA
M (16)のアドレス「4」にストアされているデー
タ)’ +−+と定数Dが印加され、命令ALUADD
により,ステップ「3」の乗算結果E”y+−tとAC
C (23)の内容A−X l+B ” X 1−+
+C−X +−*がA L U (22)に於いて加算
され,加算結果A=x,+B−X+−++C ’ X+
−*+E ” Y l−sがA C C (23)にス
トアされる。ステップ゛「4」の最後に、命令APID
EC,AP2 INCにより、アドレスポインタ(18
)はデクリメントされて、アドレス「3」となり、アド
レスポインタ(19)はインクリメントされてアドレス
「5」となる。
ステップ「5」が実行されると、乗算器(21)の入力
A及びBには、データR A M (15)のアドレス
「3」にストアされたデータ)/ l−*と定数RAM
(16)のアドレス「5」にストアされた定数Hが印加
される。即ち、乗算器(21)は、このステップ「5」
から第3図に示されたデジタルフィルタの2段目の乗算
を行う。一方、命令ALUADDにより、ステップ「4
」の采算結果D−Y +−+とAC C (23)の内
容A−x 1+B−X +−++C ” X l−s+
E−yl−,がA L U (22)に於いて加算され
、加算結果A−x++B * X l−++C ” X
I−1+D ” Y+−,+ E ’ 3/ +−tが
A C C (23)にストアされる。このときのA
C C (23)の内容は、1段目のデジタルフィルタ
の出力y,となる。ステップ「5」の最後にアドレスポ
インタ(18)はインクリメントされてアドレス「4」
となり、アドレスポインタ(19)はインクリメントさ
れてアドレス「6」となる。
A及びBには、データR A M (15)のアドレス
「3」にストアされたデータ)/ l−*と定数RAM
(16)のアドレス「5」にストアされた定数Hが印加
される。即ち、乗算器(21)は、このステップ「5」
から第3図に示されたデジタルフィルタの2段目の乗算
を行う。一方、命令ALUADDにより、ステップ「4
」の采算結果D−Y +−+とAC C (23)の内
容A−x 1+B−X +−++C ” X l−s+
E−yl−,がA L U (22)に於いて加算され
、加算結果A−x++B * X l−++C ” X
I−1+D ” Y+−,+ E ’ 3/ +−tが
A C C (23)にストアされる。このときのA
C C (23)の内容は、1段目のデジタルフィルタ
の出力y,となる。ステップ「5」の最後にアドレスポ
インタ(18)はインクリメントされてアドレス「4」
となり、アドレスポインタ(19)はインクリメントさ
れてアドレス「6」となる。
ステップ「6」が実行されると、乗算器(21)の入力
A及びBには、データR A M (15)のアドレス
「4」にストアされたデータY +−+と定数RAM(
16)のアドレス「6」にストアされた定数Gが印加さ
れる。また、命令ACCSにより、A C C (23
)にストアされたデータy1がデータバス(11)に送
出され、命令TMP 2Dにより、データバス(1l)
に送出されたデータy1がテンポラリーレジスタTMP
2にストアされる。一方、命令ALUTHRにより、ス
テップ「5」の乗算結果H*y+−*は、A L U
(22)を素通りしてA C C (23)にストアさ
れる。ステップr6」の最後にアドレスポインタ(18
)(19)はインクリメントされて、アドレス「5」と
アドレス「7」になる。
A及びBには、データR A M (15)のアドレス
「4」にストアされたデータY +−+と定数RAM(
16)のアドレス「6」にストアされた定数Gが印加さ
れる。また、命令ACCSにより、A C C (23
)にストアされたデータy1がデータバス(11)に送
出され、命令TMP 2Dにより、データバス(1l)
に送出されたデータy1がテンポラリーレジスタTMP
2にストアされる。一方、命令ALUTHRにより、ス
テップ「5」の乗算結果H*y+−*は、A L U
(22)を素通りしてA C C (23)にストアさ
れる。ステップr6」の最後にアドレスポインタ(18
)(19)はインクリメントされて、アドレス「5」と
アドレス「7」になる。
ステップ「7」が実行されると、命令MULA−BUS
,B−CRAMにより、乗算器(2l)の入力A及びB
には、データバス(11)に送出されたデータと定数R
A M (16)のアドレス「7」にストアされた定
数Fが印加される。また、命令TMP2S及びRAMI
Dにより、テンポラリーレジスタTMP 2にストアさ
れたデータyIは、データバス(11)に送出されて乗
算器(21)の入力Aに印加されると共に、アドレスポ
インタ(l8)で指定されたデータR A M (15
)のアドレス「5」にストアされる。一方、命令ALU
ADDによりステップ「6」の乗算結果coy,−,と
A C C (23)のH・y+−tがA L U (
22)に於いて加算され、その結果G−yI−1+H
” y+−*がA C C (23)にストアされる。
,B−CRAMにより、乗算器(2l)の入力A及びB
には、データバス(11)に送出されたデータと定数R
A M (16)のアドレス「7」にストアされた定
数Fが印加される。また、命令TMP2S及びRAMI
Dにより、テンポラリーレジスタTMP 2にストアさ
れたデータyIは、データバス(11)に送出されて乗
算器(21)の入力Aに印加されると共に、アドレスポ
インタ(l8)で指定されたデータR A M (15
)のアドレス「5」にストアされる。一方、命令ALU
ADDによりステップ「6」の乗算結果coy,−,と
A C C (23)のH・y+−tがA L U (
22)に於いて加算され、その結果G−yI−1+H
” y+−*がA C C (23)にストアされる。
ステップ「7」の最後に、アドレスポインタ(18)(
19)はインクリメントされてアドレス「6」とアドレ
ス「8」になる。
19)はインクリメントされてアドレス「6」とアドレ
ス「8」になる。
ステップ「8」が実行されると、乗算器(2l)の入力
A及びBには、データR A M (15)のアドレス
「6」にストアされたデータ2,一,と定数RAM(1
6)のアドレス「8」にストアされた定数Jが印加され
、一方A L U (22)に於いてステップ「7」の
乗算結果F−y,とA C C (23)にストアされ
たデータG−Y +−、+ H−Y +−sが加算され
、その結果F−y++G−y+−++H−y+一sがA
C C (23)にストアされる。ステップ「8」の
最後にアドレスポインタ(18)(19)はインクリメ
ントされて、アドレス「7」とアドレス「9」になる。
A及びBには、データR A M (15)のアドレス
「6」にストアされたデータ2,一,と定数RAM(1
6)のアドレス「8」にストアされた定数Jが印加され
、一方A L U (22)に於いてステップ「7」の
乗算結果F−y,とA C C (23)にストアされ
たデータG−Y +−、+ H−Y +−sが加算され
、その結果F−y++G−y+−++H−y+一sがA
C C (23)にストアされる。ステップ「8」の
最後にアドレスポインタ(18)(19)はインクリメ
ントされて、アドレス「7」とアドレス「9」になる。
ステップ「9」が実行されると、乗算!(21)の入力
A及びBには、データRAM(15)のアドレス「7」
にストアされたデータz1−1と定数RAM(l6)の
アドレス「9」にストアされた定数Iが印加され、一方
A L U (22)に於いて、ステップ「8」の乗算
結果J ” Z l−1とA C C (23)にスト
アされたデータF ’ Y ++G−Y +−++H−
’/ l−*が加算され、加算結果F−yl+G ”f
,−,+H・yt−m+ J ” Z +−tがA
C C (22)にストアされる。
A及びBには、データRAM(15)のアドレス「7」
にストアされたデータz1−1と定数RAM(l6)の
アドレス「9」にストアされた定数Iが印加され、一方
A L U (22)に於いて、ステップ「8」の乗算
結果J ” Z l−1とA C C (23)にスト
アされたデータF ’ Y ++G−Y +−++H−
’/ l−*が加算され、加算結果F−yl+G ”f
,−,+H・yt−m+ J ” Z +−tがA
C C (22)にストアされる。
ステップ「9」の最後にアドレスポインタ(18)(1
9)がインクリメントされると,アドレスポインタ(1
8)(19)は共にアドレス「0」となる。
9)がインクリメントされると,アドレスポインタ(1
8)(19)は共にアドレス「0」となる。
ステップ「10」が実行されると、乗算は行われず、ス
テップ「9」の乗算結果I ’ Z +−+とAC C
(23)にストアされたデータF−y,+G−y,−
+” H ” Y l−s+ J ” Z +−*がA
L U (22)+こ於いて加算され、その加算結果
F−)’ ++ G−Y +−++ H・’! +−t
+ I−2 +−++ J ψZ I−1がA C C
(23)にストアされる。このときのA C C (
23)のデータは2段目のデジタルフィルタの出力z1
となる。
テップ「9」の乗算結果I ’ Z +−+とAC C
(23)にストアされたデータF−y,+G−y,−
+” H ” Y l−s+ J ” Z +−*がA
L U (22)+こ於いて加算され、その加算結果
F−)’ ++ G−Y +−++ H・’! +−t
+ I−2 +−++ J ψZ I−1がA C C
(23)にストアされる。このときのA C C (
23)のデータは2段目のデジタルフィルタの出力z1
となる。
最後にステ・lプ「11」が実行されると、命令ACC
SによりA C C (23)にストアされたデータz
1がデータバス(11)に送出され、命令RAMIDに
より,データバス(l1)に送出されたデータ2がアド
レスポインタ(18)で指定されたデータRAM(15
)のアドレス「0」にストアされる。ステ・ンプ「1l
」の最後に、アドレスポインタ(18)がインクリメン
トされてアドレス「1」となる。従って、次にステ・y
プ「0」から再びプログラムを実行する際には、アドレ
スポインタ(l8)でアドレスされるデータR A M
(15)は、アドレス「1」からアクセスされること
になり、前回のスタートアドレスより1アドレス先にず
れる。
SによりA C C (23)にストアされたデータz
1がデータバス(11)に送出され、命令RAMIDに
より,データバス(l1)に送出されたデータ2がアド
レスポインタ(18)で指定されたデータRAM(15
)のアドレス「0」にストアされる。ステ・ンプ「1l
」の最後に、アドレスポインタ(18)がインクリメン
トされてアドレス「1」となる。従って、次にステ・y
プ「0」から再びプログラムを実行する際には、アドレ
スポインタ(l8)でアドレスされるデータR A M
(15)は、アドレス「1」からアクセスされること
になり、前回のスタートアドレスより1アドレス先にず
れる。
以上のステップrQJ〜「1l」のプログラムを実行す
ることにより、入力データX,に対するフィルタ処理が
行われ、データR A M (15)の内容が第5図(
口)の如く変化し、フィルタ出力2,が得られる。また
、次のサンプリングデータX,+,のフィルタ処理に対
して、スタートアドレスを1アドレス先に進めることに
より、データX,。1に対する遅延データが得られる。
ることにより、入力データX,に対するフィルタ処理が
行われ、データR A M (15)の内容が第5図(
口)の如く変化し、フィルタ出力2,が得られる。また
、次のサンプリングデータX,+,のフィルタ処理に対
して、スタートアドレスを1アドレス先に進めることに
より、データX,。1に対する遅延データが得られる。
従って、ステップ「0」〜rl IJのプログラムをサ
ンプリングデータに対して繰り返えし実行することによ
り、第5図(・・)(二)の如くデータRAM(15)
が変化し、フィルタ出力2 1419 2 141・
・・・・・が得られる。また、上述の動作は、デジタル
処理回路(9)(10)に於いて、同時に行われるため
左チャンネルと右チャンネルのフィルタ出力データが同
時に得られる。更に、第4図のプログラムを実行する前
に、デジタル処理回路(9)と(10)の定数RAM(
16)に記憶される定数を予め変えておくことにより、
左チャンネルと右チャンネルのフィルタ特性、即ち,グ
ラフィックイコライザのレベルを左右独立とすることが
できる。この場合、定数R A M (16)への定数
書き込みは、インターフェイス回路(13)にマイクロ
コンピュータから印加される定数を定数R A M (
16)へ転送することにより行われる。
ンプリングデータに対して繰り返えし実行することによ
り、第5図(・・)(二)の如くデータRAM(15)
が変化し、フィルタ出力2 1419 2 141・
・・・・・が得られる。また、上述の動作は、デジタル
処理回路(9)(10)に於いて、同時に行われるため
左チャンネルと右チャンネルのフィルタ出力データが同
時に得られる。更に、第4図のプログラムを実行する前
に、デジタル処理回路(9)と(10)の定数RAM(
16)に記憶される定数を予め変えておくことにより、
左チャンネルと右チャンネルのフィルタ特性、即ち,グ
ラフィックイコライザのレベルを左右独立とすることが
できる。この場合、定数R A M (16)への定数
書き込みは、インターフェイス回路(13)にマイクロ
コンピュータから印加される定数を定数R A M (
16)へ転送することにより行われる。
(})発明の効果
上述の如く本発明によれば、デジタルフィルタを実現す
るプログラムを実行することにより、同時に1組のデジ
タル処理回路が動作し、1組のデジタルフィルタが実現
できるため、左チャンネルと右チャンネルのオーディオ
信号のデジタル信号処理が、従来のプログラム長の約半
分で行え、サンプリング周期中に実現できる機能が増す
利点を有する.,従って、スルーブットが向上した使用
し易いDSP装置が得られるものである。
るプログラムを実行することにより、同時に1組のデジ
タル処理回路が動作し、1組のデジタルフィルタが実現
できるため、左チャンネルと右チャンネルのオーディオ
信号のデジタル信号処理が、従来のプログラム長の約半
分で行え、サンプリング周期中に実現できる機能が増す
利点を有する.,従って、スルーブットが向上した使用
し易いDSP装置が得られるものである。
第1図は本発明の実施例を示すブロック図,第2図は第
1図に示されたブロック図でデジタルフィルタを実現す
るために必要な命令を示す図、第3図は2段接続された
2次の直接型11Rデジタルフィルタを示す図、第4図
は、第3図のデジタルフィルタを第1図の実施例で実現
するためのプログラムを示す図、第5図はデータRAM
及び定!IkRAMのアドレス割付図、第6図は促釆例
を示すブロック図である。 (9)(10)・・・デジタル処理回路、 (12)・
・・データ入出力回路、 (13)・・・インターフェ
イス回路、(14)・・・制御回路、 (11)・・・
データバス, (15)・・・データRAM, (
16)・・・定数RAM, (17)・・・定数RO
M、 (1B)(19)(20)・・・アドレスポイン
タ、(2l)・・・乗算器、 (22)・・・ALU、
(23)・・・アキュームレータ(ACC)、 (2
4)・・・テンポラリーレジスタ、 (25)・・・補
助バス、 (26)・・・プログラムROM, (2
7)・・・プログラムカウンタ、(28)・・・インス
トラクションデコーダ、 (29)・・・遅延素子.
(30)・・・乗算素子、 (31)・・・加算素
子。 第2図
1図に示されたブロック図でデジタルフィルタを実現す
るために必要な命令を示す図、第3図は2段接続された
2次の直接型11Rデジタルフィルタを示す図、第4図
は、第3図のデジタルフィルタを第1図の実施例で実現
するためのプログラムを示す図、第5図はデータRAM
及び定!IkRAMのアドレス割付図、第6図は促釆例
を示すブロック図である。 (9)(10)・・・デジタル処理回路、 (12)・
・・データ入出力回路、 (13)・・・インターフェ
イス回路、(14)・・・制御回路、 (11)・・・
データバス, (15)・・・データRAM, (
16)・・・定数RAM, (17)・・・定数RO
M、 (1B)(19)(20)・・・アドレスポイン
タ、(2l)・・・乗算器、 (22)・・・ALU、
(23)・・・アキュームレータ(ACC)、 (2
4)・・・テンポラリーレジスタ、 (25)・・・補
助バス、 (26)・・・プログラムROM, (2
7)・・・プログラムカウンタ、(28)・・・インス
トラクションデコーダ、 (29)・・・遅延素子.
(30)・・・乗算素子、 (31)・・・加算素
子。 第2図
Claims (3)
- (1)入力されたデジタルデータをあらかじめ定められ
た手順に従って演算する一対のデジタル処理回路と、 前記各デジタル処理回路内のデータ転送を行う一対のデ
ータバスと、 予めプログラムされた命令を解読して出力される制御信
号で前記一対のデジタル処理回路を同時に、あるいは、
独立して制御する唯一の制御回路と、 を備えたデジタル信号処理装置。 - (2)前記一対のデータバスに共通に接続され、各デー
タバスと外部端子との間でデータの入出力を行うデータ
入出力回路と、 前記一対のデータバスに共通に接続され、各データバス
と外部装置との間でデータの入出力を行うインターフェ
イス回路と、 を備えた請求項第1項記載のデジタル信号処理装置。 - (3)前記一対のデジタル処理回路と、前記一対のベー
タバスと、前記制御回路と、前記データ入出力回路、及
び、前記インターフェイス回路は、単一の半導体チップ
上に形成されることを特徴とする請求項第2項記載のデ
ジタル信号処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1237525A JP2943112B2 (ja) | 1989-09-13 | 1989-09-13 | デジタル信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1237525A JP2943112B2 (ja) | 1989-09-13 | 1989-09-13 | デジタル信号処理装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62151980A Division JPH07101835B2 (ja) | 1987-06-18 | 1987-06-18 | デジタル信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02236693A true JPH02236693A (ja) | 1990-09-19 |
JP2943112B2 JP2943112B2 (ja) | 1999-08-30 |
Family
ID=17016621
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1237525A Expired - Fee Related JP2943112B2 (ja) | 1989-09-13 | 1989-09-13 | デジタル信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2943112B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6116369A (ja) * | 1984-07-03 | 1986-01-24 | Masaki Esashi | 画像処理装置 |
JPS61110256A (ja) * | 1984-11-02 | 1986-05-28 | Hitachi Ltd | 複数の演算部を有するプロセツサ |
-
1989
- 1989-09-13 JP JP1237525A patent/JP2943112B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6116369A (ja) * | 1984-07-03 | 1986-01-24 | Masaki Esashi | 画像処理装置 |
JPS61110256A (ja) * | 1984-11-02 | 1986-05-28 | Hitachi Ltd | 複数の演算部を有するプロセツサ |
Also Published As
Publication number | Publication date |
---|---|
JP2943112B2 (ja) | 1999-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH02236693A (ja) | デジタル信号処理装置 | |
US6032081A (en) | Dematrixing processor for MPEG-2 multichannel audio decoder | |
EP0299537B1 (en) | Apparatus and Method for processing digital signal | |
JP2630778B2 (ja) | 低周波帯域デジタルフィルタの構成方法 | |
JPS63316165A (ja) | デジタル信号処理装置 | |
US5923576A (en) | Parallel recursive digital filters | |
JPH01179515A (ja) | デジタル信号処理装置 | |
JP2766191B2 (ja) | デジタル信号処理装置及び信号処理方法 | |
JP2647991B2 (ja) | 方向性強調を有するオーディオ信号処理装置 | |
JPH02140010A (ja) | 低周波帯域デジタルフィルタ | |
JP3022186B2 (ja) | デジタル信号処理装置 | |
JP2686234B2 (ja) | デジタル信号処理装置及び信号処理方法 | |
JPH1079644A (ja) | デジタルフィルタ | |
JP2589199B2 (ja) | デジタルデータの非線形変換方法及びこれを用いた信号処理装置 | |
JPH0252446B2 (ja) | ||
JPH0748636B2 (ja) | 演算装置 | |
JPH0113244B2 (ja) | ||
EP0901106B1 (en) | System and method using mode bits to support multiple coding standards | |
JPH04192910A (ja) | デジタル信号処理装置 | |
JPS62127897A (ja) | Adpcm多チヤネル合成装置 | |
JPS60192412A (ja) | 有限インパルスレスポンスディジタルフィルタのフィルタリング方法 | |
JPH06195079A (ja) | ディジタルフィルタ装置付波形データ出力装置 | |
JPS6352197A (ja) | 残響付加装置 | |
JPH06334482A (ja) | 低域フィルタ | |
JPS633506A (ja) | デイジタルトランスバ−サルフイルタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |