JPH0748636B2

JPH0748636B2 - 演算装置

Info

Publication number: JPH0748636B2
Application number: JP62256298A
Authority: JP
Inventors: 玄博椎野; 健治堀口; 和浩渡邊
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-10-13
Filing date: 1987-10-13
Publication date: 1995-05-24
Anticipated expiration: 2010-05-24
Also published as: JPH0199312A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はディジタルフィルタ等のディジタル信号処理に
用いられる演算装置に関する。

（従来の技術）一般に、ディジタルフィルタは、２次IIRディジタルフ
ィルタをフィルタの次数に応じて縦続接続することによ
って構成される。第２図は直接形構成による２次IIRフ
ィルタの構成例を示したもので、加算器1,2,3,4、乗算
器5,6,7,8、遅延器9,10より構成される。このフィルタ
の伝達関数は、で表される。ここに、a₁，a₂，b₁，b₂はフィルタ係数で
ある。このディジタルフィルタの演算式は第（２）式で
示される。

u_n＝x_n＋b₁u_n-1＋b₂u_n-2 （2.1） y_n＝u_n＋a₁u_n-1＋a₂u_n-2 （2.2） x_nはフィルタ入力で加算器１に入力され、y_nはフィルタ
出力で加算器３より出力される。また、u_nは加算器１の
出力、u_n-1，u_n-2はそれぞれ遅延器9,10の出力である。

遅延器9,10は、入力を１サンプル時間間隔遅らせるだけ
であるので、u_n-1は１サンプル時間前のu_nに、u_n-2はサ
ンプル時間前のu_nの値に等しい。第２図に示したフィル
タは、フィルタのカットオフ周波数が低くなるにつれ
て、係数感度が大きくなり、また、フィルタのダイナミ
ックレンジが劣化するという欠点を持っている。

２次IIRフィルタの他の構成例として、２次の低素子感
度IIRフィルタの構成例を第３図に示す。このフィルタ
は、フィルタのカットオフ周波数が低い場合でも、係数
感度が小さく、フィルタのダイナミックレンジも劣化し
ないというすぐれた特徴を持つ。第３図のフィルタは、
加算器1,2,3,4,11,12、乗算器5,6,7,8,13,14、遅延器9,
10より構成される。このフィルタの伝達関数は、で表される。α_１，α_２，β_１，β_２，S₁，S₂はそれぞ
れ乗算器7,8,5,6,13,14の乗数である。このディジタル
フィルタの演算式は、 u_n＝x_n＋β_１v_n-1＋β_２w_n-1 （４、１） y_n＝u_n＋α_１v_n-1＋α_２w_n-1 （４、２） w_n＝w_n-1＋S₂v_n-1 （４、３） v_n＝v_n-1＋S₁u_n （４、４）で表わされる。x_nはフィルタ入力で加算器１に入力さ
れ、y_nはフィルタ出力で加算器３より出力される。v_n，
w_nはそれぞれ加算器11,12の現時刻の出力、v_n-1，w_n-1
は、それぞれ遅延器9,10の出力で、加算器11,12の１サ
ンプル時間前の出力である。

第４図に、上記（２、１），（２、２）式又は、（４、
１）〜（４、４）式の演算を行う従来の演算装置の一例
を示したもので、読出し専用メモリ（以下ROM）１、デ
ータメモリ（以下RAM）２、乗算器３、加算器４、アキ
ュームレータ５、第１の乗算器入力レジスタ（Ｍ）６、
第２の乗算器入力レジスタ（Ｌ）７、選択回路（SEL）
８、データバス９、補助レジスタ（ｗφ）10より構成さ
れている（IIRフィルタに適した積和形ALUを持つDSPの
構成、昭和61年度電子通信学会通信部門全国大会、P.1
〜281、参照）。

第５図に第４図の演算装置で（２、１），（２、２）式
の演算を行う場合の動作ステップを示す。ただし、D₁，
D₂は、それぞれ、データu_n-1，u_n-2のRAMの格納アドレ
スをあらわす。また、第６図に第４図の演算装置で
（４、１）〜（４、４）式の演算を行う場合の動作ステ
ップを示す。ただし、D₀，D₁，D₂は、データu_n，v_n，w_n
のRAMの各アドレスをあらわす。第６図の第４ステッ
プ、第５ステップは、第３図の乗算器14、加算器12、遅
延器10の演算を行っているステップで、（４、３）式で
示された演算に相当している。（４、３）式の演算は、
伝達関数が（５、１）式で表される積分器の演算を表わ
す。

同様に、（４、４）式は、伝達関数が（５、２）式で示
される積分器の演算を表わしており、第３図の乗算器13、加算器11、遅延器９によって構成さ
れる。第６図の第６ステップ、第７ステップの演算が
（４、４）式の積分器の演算を行っているステップであ
る。

ところで、実際のフィルタでは第２図または、第３図に
示した２次のIIRフィルタをフィルタの次数に応じて縦
続接続することによって構成される。この場合、ｋ段目
の２次のIIRフィルタのu_n-2のＭレジスタへの格納は
（ｋ−１）段目の最後のステップと同時に行うことがで
きる。したがって、２次のIIRフィルタ処理を続けて行
う場合、２次のIIRフィルタ１段当りの実質的な動作ス
テップ数は、第５図の例では４ステップ、第６図の例で
は９ステップとなる。すなわち、第４図に示した演算装
置で、第３図に示した低素子感度フィルタの演算を行う
と第２図に示した直接形構成の２次IIRフィルタに比べ
て動作ステップが５ステップ増加する。

（発明が解決しようとする問題点）以上述べたように従来の演算装置では低素子感度IIRフ
ィルタの演算を行うと、演算装置の動作ステップ数が増
大してしまうという欠点があり、このため、低素子感度
フィルタの演算を実現するためには、演算装置の動作速
度を上げなければならず、実現が困難であるという問題
点があった。

この発明は、以上述べた低素子感度IIRフィルタの演算
を行うと演算装置の動作ステップが増加してしまうとい
う欠点を除去し、演算装置の動作速度を上げずに低素子
感度フィルタの演算を行うことができるすぐれた装置を
提供することを目的とする。

（問題点を解決するための手段）本発明は、第１の入力端（Ａ）にフィルタ係数などの被
乗数が与えられ且つ第２の入力端（Ｂ）へフィルタ入出
力などの乗数が与えられる乗算器３と、乗算器へ与える
乗数を格納する、第１レジスタ６及び第２レジスタ７
と、両レジスタの一方の出力を選択して乗算器の第２の
入力端に乗数を与える第１選択手段81と、第１の入力端
に乗算器の出力が与えられる加算器４と、加算器の出力
を格納する第３レジスタ５と、第１レジスタの出力と第
２レジスタの出力と第３レジスタの出力及び零値のいず
れかを選択して加算器の第２の入力端へ与える第２選択
手段82とを備えたものである。

（作用）第１及び第２レジスタを第１及び第２選択手段によって
相補的に選択することによって乗算と加算とを並行して
実行でき、例えば、第６図の第４ステップと第５ステッ
プ及び第６ステップと第７ステップがそれぞれ１ステッ
プで実行でき、ステップ数が減少する。

（実施例）第１図は本発明の実施例を示すブロック図で、読出し専
用メモリ（ROM）１、データメモリ（RAM）２、乗算器
３、加算器４、アキュームレータ（ACC）５、第１の乗
算器入力レジスタ（Ｍ、以下Ｍレジスタという）６、第
２の乗算器入力レジスタ（Ｌ、以下Ｌレジスタという）
７、第１の選択回路（SEL1）81、第２の選択回路（SEL
2）82、データバス９、補助レジスタ（ｗφ）10より構
成されている。Ｍレジスタ,Lレジスタ6,7の出力は、第
１の選択回路81を介して乗算器３の入力Ｂに与えられる
と同時に、第２の選択回路82を介して加算器４の入力Ｄ
に与えられる。

第７図は、第１図の演算装置によって第３図に示した低
素子感度フィルタの演算を行う場合の動作ステップを示
したものである。以下、各ステップの動作を詳細に説明
する。

メモリROM1には、乗算係数α_１，α_２，β_１，β_２，
S₁，S₂が予め書き込まれている。また、メモリRAM2の
D₁，D₂番地には、前回のフィルタ演算の結果のデータ
v_n，w_nがそれぞれ書き込まれている。またアキュームレ
ータ５には前回のフィルタ演算結果の入力データx_nが格
納されている。

〈ステップ１〉まず第１のステップでは、RAM2のD₂番地
の内容w_n-1が読み出され、データバス９を介して、Ｍレ
ジスタ６と、補助レジスタ10に格納される。

〈ステップ２〉このステップでは、ROM1から乗算係数β
_２が読出され、乗算器３の入力Ａに与えられると同時
に、第１の選択回路81を介してＭレジスタの内容w_n-1が
乗算器３の入力Ｂに与えられる。したがって乗算結果Ａ
×ＢはＡ×Ｂ＝β_２・w_n-1 となる。この乗算結果は加算器４の入力Ｃに与えられ、
一方、第２の選択回路82を介してアキュームレータ５の
内容x_nが入力Ｄに与えられる。加算器４からは加算結果Ｃ＋Ｄ＝〔β_２・w_n-1〕＋x_n が出力され、アキュームレータ５に格納される。

一方、これらの乗算、加算が行われると同時に、RAM2か
らは、D₁番地の内容v_n-1が読み出され、データバス９を
介してＬレジスタ７に格納される。

〈ステップ３〉このステップでは、ROM1から乗算係数β
_１が読出され、乗算器３の入力Ａに与えられ、入力Ｂに
は、第１の選択回路81によってＬレジスタの内容v_n-1が
選択されて与えられる。乗算結果は、Ａ×Ｂ＝β_１・v_n-1 となり、加算器３の入力Ｃに与えられる。一方、入力Ｄ
には、第２の選択回路82を介して、アキュームレータ５
から〈ステップ２〉での演算結果〔β_２・w_n-1＋x_n〕が
与えられる。したがって加算器５の出力は、Ｃ＋Ｄ＝〔β_１・v_n-1〕＋〔β_２・w_n-1＋x_n〕となり、（４、１）式のu_nが得られる。この結果はアキ
ュームレータ５に格納される。

〈ステップ４〉このステップでは、ROM1から乗算係数S₂
が読出され、乗算器３の入力Ａに与えられ、入力Ｂには
第１の選択回路81によってＬレジスタの内容v_n-1が選択
されて与えられる。乗算結果は、Ａ×Ｂ＝S₂・v_n-1 となり、加算器３の入力Ｃに与えられる。一方入力Ｄに
は、第２の選択回路82によって、Ｍレジスタの内容w_n-1
が選択されて与えられる。加算器５の出力結果は、Ｃ＋Ｄ＝〔S₂・v_n-1〕＋w_n-1 となり、（４、３）式のw_nが得られる。この結果は、ア
キュームレータ５に格納されるが、その前に、アキュー
ムレータ５に格納されている〈ステップ３〉の演算結果
u_nの値がデータバス９を介してＭレジスタに格納され
る。

〈ステップ５〉このステップでは、ROM1より、乗算係数
S₁が読出され、乗算器３の入力Ａに与えられる。一方入
力Ｂには、第１の選択回路81によってＭレジスタの内容
u_nが選択されて与えられる。乗算結果は、Ａ×Ｂ＝S₁・u_n となり、加算器３の入力Ｃに与えられる。一方入力Ｄに
は、第２の選択回路82によってＬレジスタの内容v_n-1が
選択されて与えられる。加算器５の出力結果は、Ｃ＋Ｄ＝〔S₁・u_n〕＋v_n-1 となり、（４、４）式のv_nが得られる。この結果は、ア
キュームレータ５に格納されるが、その前に、アキュー
ムレータ５に格納されている〈ステップ４〉での演算結
果w_nの値がRAM2のD₂番地に書き込まれる。

〈ステップ６〉このステップでは、ROM1より固定値“1"
が読出され、乗算器３の入力Ａに与えられ、一方入力Ｂ
には、第１の選択回路81によってＭレジスタの内容u_nが
選択されて与えられる。乗算結果は、Ａ×Ｂ＝〔１・u_n〕となり加算器４の入力Ｃに与えられる。一方、入力Ｄに
は、第２の選択回路82を介して固定値“0"が与えられ、
加算結果は、Ｃ×Ｄ＝〔１・u_n〕＋０となる。この結果はアキュームレータ５に格納される
が、その前に、アキュームレータ５に格納されている
〈ステップ５〉での演算結果v_nの値が、データバス９を
介してRAM2のD₁番地に書き込まれる。

〈ステップ７〉このステップでは、ROM1より乗算係数α
_１が読出され、乗算器３の入力Ａに与えられる。一方入
力Ｂには、第１の選択回路81によってＬレジスタの内容
v_n-1が選択されて与えられる。乗算結果は、Ａ×Ｂ＝〔α_１・v_n-1〕となり、加算器４に入力Ｃに与えられる、一方、入力Ｄ
には、第２の選択回路82によって、アキュームレータ５
に格納されている〈ステップ６〉での演算結果〔u_n〕の
値が選択されて与えられる。加算結果は、Ｃ×Ｄ＝〔α_１・v_n-1〕＋〔u_n〕となり、この結果はアキュームレータ５に格納される。
一方、これらの加算、乗算が行われると同時に、補助レ
ジスタ10に格納されたw_n-1の値が読み出され、データバ
ス９を介して、Ｍレジスタに書き込まれる。

〈ステップ８〉このステップでは、ROM1から乗算係数α
_２が読出され乗算器３の入力に与えられる。一方、入力
Ｂには、第１の選択回路81によってＭレジスタの内容w
_n-1が選択されて与えられ、乗算結果は、Ａ×Ｂ＝〔α_２・w_n-1〕となり、加算器４の入力Ｃに与えられる。入力Ｄには、
第２の選択回路82によってアキュームレータ５に格納さ
れている〈ステップ７〉での演算結果〔α_１・v_n-1＋
u_n〕が選択されて与えられる。加算結果は、Ｃ×Ｄ＝〔α_２・w_n-1〕＋〔α_１・v_n-1＋u_n〕となり、（４、２）式のフィルタ出力y_nが得られる。こ
の結果は、アキュームレータ５に格納される。

第３図に示した２次の低素子感度フィルタを多数縦続接
続して用いる場合、ｋ段目のw_n-1の値のＭレジスタへの
格納は、（ｋ−１）段目の最後のステップと同時に行う
ことができる。したがって、この場合の実質的な動作ス
テップ数は第７図の破線で示した７ステップとなる。

（発明の効果）以上、詳細に説明したように本発明によれば、演算装置
の乗算器入力レジスタの出力と、加算器の２つの入力の
うち、アキュームレータの出力が接続されている方の入
力とを接続するようにしたので、低素子感度フィルタの
積分器の演算を１ステップで処理することができ、従来
の演算装置で低素子簡素フィルタの演算を行う場合に比
べて、演算装置の動作ステップ数を削減することができ
る。これにより、従来の演算装置の動作速度と同じ、動
作速度で、低素子感度フィルタを実現することができ
る。低素子感度フィルタを用いることにより、係数語
長、演算語長を少くすることができるので演算装置のハ
ードウェア量の削減が期待できる。

また、本発明は、加算器の加算機能を強化しているの
で、ディジタルフィルタ以外の高速演算を必要とするデ
ィジタル信号処理の演算装置にも適用可能である。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図と第
３図とは直接形の一般的フィルタの構成を示す図、第４
図は従来技術の説明図、第５図と第６図とは第４図の演
算装置の動作説明図、第７図は本発明の実施例の動作説
明図である。 1,2…メモリ、３…乗算器、４…加算器、５…アキュム
レータ、6,7…レジスタ、81,82…選択回路。

フロントページの続き (56)参考文献特開昭63−113757（ＪＰ，Ａ) 特開昭63−222511（ＪＰ，Ａ) 特開昭63−251859（ＪＰ，Ａ) 特開昭58−169674（ＪＰ，Ａ) 特開昭62−253208（ＪＰ，Ａ) 特公平６−22314（ＪＰ，Ｂ２) 特公平３−65683（ＪＰ，Ｂ２)

Claims

【特許請求の範囲】

【請求項１】第１の入力端（Ａ）にフィルタ係数などの
被乗数が与えられ且つ第２の入力端（Ｂ）へフィルタ入
出力などの乗数が与えられる乗算器（３）と、当該乗算器へ与える乗数を格納する、第１レジスタ
（６）及び第２レジスタ（７）と、当該両レジスタの一方の出力を選択して前記乗算器の第
２の入力端に前記乗数を与える第１選択手段（81）と、第１の入力端に前記乗算器の出力が与えられる加算器
（４）と、当該加算器の出力を格納する第３レジスタ（５）と、前記第１レジスタの出力、前記第２レジスタの出力、前
記第３レジスタの出力及び零値のいずれかを選択して、
前記加算器の第２の入力端へ与える第２選択手段（82）
と、を備えた演算装置