JP3287305B2 - 積和演算装置 - Google Patents
積和演算装置Info
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- JP3287305B2 JP3287305B2 JP12948698A JP12948698A JP3287305B2 JP 3287305 B2 JP3287305 B2 JP 3287305B2 JP 12948698 A JP12948698 A JP 12948698A JP 12948698 A JP12948698 A JP 12948698A JP 3287305 B2 JP3287305 B2 JP 3287305B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
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- General Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は積和演算装置に関
し、特に実数および複素数の積和演算を高速に行うこと
ができる積和演算装置に関する。
し、特に実数および複素数の積和演算を高速に行うこと
ができる積和演算装置に関する。
【０００２】
【従来の技術】近年の通信における大容量化および多機
能化に伴い、変復調や高速フーリエ変換、ベースバンド
処理といった処理の高速化が以前にも増して重要になっ
てきている。このような処理では、複素数および実数の
積和演算が多用される。複素数の積和演算では、１演算
当り実数の乗算を４回、加算を３回、減算を１回行わな
ければならない。また、サンプリング周波数が増大する
につれ、実数の積和演算１回当りに許される処理時間は
ますます短くなる。このため、より高速な複素数および
実数の積和演算装置が必要不可欠となっている。
能化に伴い、変復調や高速フーリエ変換、ベースバンド
処理といった処理の高速化が以前にも増して重要になっ
てきている。このような処理では、複素数および実数の
積和演算が多用される。複素数の積和演算では、１演算
当り実数の乗算を４回、加算を３回、減算を１回行わな
ければならない。また、サンプリング周波数が増大する
につれ、実数の積和演算１回当りに許される処理時間は
ますます短くなる。このため、より高速な複素数および
実数の積和演算装置が必要不可欠となっている。
【０００３】従来、積和演算を高速に行うことを目的と
している積和演算装置としては、例えば、特開平9-2699
39号公報に記載されているものが知られている。
している積和演算装置としては、例えば、特開平9-2699
39号公報に記載されているものが知られている。
【０００４】図４は、従来の積和演算装置の構成を示す
ブロック図である。同図に示すように、従来装置は、デ
ータ入力用のバス401, 402と、１ステップ前の入力デー
タを保持する遅延素子(Delay)403, 406 と、乗算器409,
410への入力を制御信号405,408に従って選択するマル
チプレクサ(MUX)404, 407 と、入力データに対して乗算
を行う乗算器409, 410と、これら乗算器409, 410の乗算
結果をアキュムレータ(ACC)413, 414 が保持している値
に累加算あるいは累減算する加減算器411, 412と、デー
タ出力用のバス415, 416とを含んで構成されている。
ブロック図である。同図に示すように、従来装置は、デ
ータ入力用のバス401, 402と、１ステップ前の入力デー
タを保持する遅延素子(Delay)403, 406 と、乗算器409,
410への入力を制御信号405,408に従って選択するマル
チプレクサ(MUX)404, 407 と、入力データに対して乗算
を行う乗算器409, 410と、これら乗算器409, 410の乗算
結果をアキュムレータ(ACC)413, 414 が保持している値
に累加算あるいは累減算する加減算器411, 412と、デー
タ出力用のバス415, 416とを含んで構成されている。
【０００５】図４を参照して、FIR フィルタを実現する
場合および複素数の積和演算を行う場合を例にとって従
来装置の動作を説明する。
場合および複素数の積和演算を行う場合を例にとって従
来装置の動作を説明する。
【０００６】先ず、FIR フィルタを実現する場合につい
て説明する。ここでは、フィルタ次数が４の場合の例を
示す。
て説明する。ここでは、フィルタ次数が４の場合の例を
示す。
【０００７】時刻ｎのフィルタ出力y(n)は次式(1) のよ
うに表すことができる。
うに表すことができる。
【０００８】 y(n)＝a0*x(n)+a1*x(n-1)+a2*x(n-2)+a3*x(n-3) … (1)
【０００９】従来装置では、積和演算を高速に行えるよ
うにするため、式(1) に示した時刻ｎのフィルタ出力y
(n)と、次式(2) に示す時刻n+1 のフィルタ出力y(n+1)
とを並行して計算する。
うにするため、式(1) に示した時刻ｎのフィルタ出力y
(n)と、次式(2) に示す時刻n+1 のフィルタ出力y(n+1)
とを並行して計算する。
【００１０】 y(n+1)＝a0*x(n+1)+a1*x(n)+a2*x(n-1)+a3*x(n-2) … (2)
【００１１】式(1),(2) において、x(n+1), x(n), x(n-
1), x(n-2), x(n-3)は、それぞれ時刻n+1, n, n-1, n-
2, n-3 におけるフィルタ入力を表す。また、a0, a1, a
2, a3はフィルタ係数である。
1), x(n-2), x(n-3)は、それぞれ時刻n+1, n, n-1, n-
2, n-3 におけるフィルタ入力を表す。また、a0, a1, a
2, a3はフィルタ係数である。
【００１２】従来装置を用いた式(1),(2) の計算は５ス
テップかかる。ここでは、５ステップのうち、最後のス
テップにおける動作だけ説明する。他のステップにおい
ても演算対象データが異なるだけで動作は同じである。
テップかかる。ここでは、５ステップのうち、最後のス
テップにおける動作だけ説明する。他のステップにおい
ても演算対象データが異なるだけで動作は同じである。
【００１３】最後のステップが開始される前の第４ステ
ップの処理により、アキュムレータ413 にはa1*x(n)+a2
*x(n-1)+a3*x(n-2) が保持され、アキュムレータ414 に
はa1*x(n-1)+a2*x(n-2)+a3*x(n-3) が保持されている。
また、遅延素子406 には、フィルタ入力x(n)が保持され
ている。
ップの処理により、アキュムレータ413 にはa1*x(n)+a2
*x(n-1)+a3*x(n-2) が保持され、アキュムレータ414 に
はa1*x(n-1)+a2*x(n-2)+a3*x(n-3) が保持されている。
また、遅延素子406 には、フィルタ入力x(n)が保持され
ている。
【００１４】この状態において、最後のステップでは、
先ずフィルタ入力x(n+1)とフィルタ係数a0がそれぞれバ
ス401, 402を介してメモリ（図示せず）から転送され
る。
先ずフィルタ入力x(n+1)とフィルタ係数a0がそれぞれバ
ス401, 402を介してメモリ（図示せず）から転送され
る。
【００１５】遅延素子406 は、保持しているデータx(n)
を出力した後、バス401 からのデータx(n+1)を保持す
る。
を出力した後、バス401 からのデータx(n+1)を保持す
る。
【００１６】乗算器409 は、バス401 からのデータx(n+
1)とバス402 からのデータa0とを乗算し、乗算結果a0*x
(n+1) を出力する。乗算器410 は、遅延素子406 の出力
x(n)とバス402 からのデータa0とを乗算し、乗算結果a0
*x(n) を出力する。
1)とバス402 からのデータa0とを乗算し、乗算結果a0*x
(n+1) を出力する。乗算器410 は、遅延素子406 の出力
x(n)とバス402 からのデータa0とを乗算し、乗算結果a0
*x(n) を出力する。
【００１７】これらの乗算結果は、加減算器411, 412に
おいてそれぞれアキュムレータ413,414 の内容に加算さ
れる。こうして、アキュムレータ413, 414にはそれぞれ
y(n+1), y(n)が保持されることになる。以上が、FIR フ
ィルタを実現する場合における従来装置の動作である。
おいてそれぞれアキュムレータ413,414 の内容に加算さ
れる。こうして、アキュムレータ413, 414にはそれぞれ
y(n+1), y(n)が保持されることになる。以上が、FIR フ
ィルタを実現する場合における従来装置の動作である。
【００１８】次に、図４を参照して、複素数の積和演算
を行う場合について従来装置の動作を説明する。複素数
の積和演算は次式(3) で表すことができる。
を行う場合について従来装置の動作を説明する。複素数
の積和演算は次式(3) で表すことができる。
【００１９】 (A+jB)*(C+jD)+(E+jF)＝(A*C-B*D+E)+j(A*D+B*C+F) … (3)
【００２０】複素数E+jFのうち、Ｅはアキュムレータ 4
13に格納されており、Ｆはアキュムレータ414 に格納さ
れているとする。このとき、式(3) は以下の３ステップ
で計算される。
13に格納されており、Ｆはアキュムレータ414 に格納さ
れているとする。このとき、式(3) は以下の３ステップ
で計算される。
【００２１】第１ステップでは、本計算の前処理として
以下の処理が行われる。先ず、データＡと値０がそれぞ
れバス401, 402を介してメモリから転送される。遅延素
子403, 406には、ともにＡが保持される。乗算器409, 4
10は、ともにバス401 からのデータＡとバス402 からの
値０とを乗算し、乗算結果A*0(=0) を出力する。これら
の乗算結果０は、加減算器411, 412においてそれぞれア
キュムレータ413, 414の内容に加算される。
以下の処理が行われる。先ず、データＡと値０がそれぞ
れバス401, 402を介してメモリから転送される。遅延素
子403, 406には、ともにＡが保持される。乗算器409, 4
10は、ともにバス401 からのデータＡとバス402 からの
値０とを乗算し、乗算結果A*0(=0) を出力する。これら
の乗算結果０は、加減算器411, 412においてそれぞれア
キュムレータ413, 414の内容に加算される。
【００２２】第２ステップでは、先ず、データＢとデー
タＣがそれぞれバス401, 402を介してメモリから転送さ
れる。遅延素子403 にはＢが保持され、遅延素子406 に
は遅延素子403 の出力Ａが保持される。乗算器409 は、
遅延素子403 の出力Ａとバス402 からのデータＣとを乗
算し、乗算結果A*C を出力する。乗算器410 は、バス40
1 からのデータＢとバス402 からのデータＣとを乗算
し、乗算結果B*C を出力する。これらの乗算結果は、加
減算器411, 412においてそれぞれアキュムレータ413, 4
14の内容に加算される。こうして、アキュムレータ413,
414にはそれぞれE+A*C, F+B*Cが保持される。
タＣがそれぞれバス401, 402を介してメモリから転送さ
れる。遅延素子403 にはＢが保持され、遅延素子406 に
は遅延素子403 の出力Ａが保持される。乗算器409 は、
遅延素子403 の出力Ａとバス402 からのデータＣとを乗
算し、乗算結果A*C を出力する。乗算器410 は、バス40
1 からのデータＢとバス402 からのデータＣとを乗算
し、乗算結果B*C を出力する。これらの乗算結果は、加
減算器411, 412においてそれぞれアキュムレータ413, 4
14の内容に加算される。こうして、アキュムレータ413,
414にはそれぞれE+A*C, F+B*Cが保持される。
【００２３】第３ステップでは、先ず、データＤがバス
402 を介してメモリから転送される。乗算器409 は、遅
延素子403 の出力Ｂとバス402 からのデータＤとを乗算
し、乗算結果B*D を出力する。乗算器410 は、遅延素子
406 の出力Ａとバス402 からのデータＤとを乗算し、乗
算結果A*D を出力する。
402 を介してメモリから転送される。乗算器409 は、遅
延素子403 の出力Ｂとバス402 からのデータＤとを乗算
し、乗算結果B*D を出力する。乗算器410 は、遅延素子
406 の出力Ａとバス402 からのデータＤとを乗算し、乗
算結果A*D を出力する。
【００２４】乗算器409 の乗算結果B*D は、加減算器41
1 においてアキュムレータ 413の内容から減算される。
乗算器410 の乗算結果A*D は、加減算器412 においてア
キュムレータ 414の内容に加算される。こうして、アキ
ュムレータ413, 414には積和演算結果の実数部と虚数部
がそれぞれ保持されることになる。
1 においてアキュムレータ 413の内容から減算される。
乗算器410 の乗算結果A*D は、加減算器412 においてア
キュムレータ 414の内容に加算される。こうして、アキ
ュムレータ413, 414には積和演算結果の実数部と虚数部
がそれぞれ保持されることになる。
【００２５】
【発明が解決しようとする課題】上述したように、従来
装置では、乗算、加減算をそれぞれ２並列で行うことに
より、実数および複素数の積和演算を高速化している
が、今後通信が更に大容量化すると、この程度の高速化
では処理性能を満たせないという問題が生じてくる。
装置では、乗算、加減算をそれぞれ２並列で行うことに
より、実数および複素数の積和演算を高速化している
が、今後通信が更に大容量化すると、この程度の高速化
では処理性能を満たせないという問題が生じてくる。
【００２６】更に、従来装置は、遅延素子やマルチプレ
クサをそれぞれ２個ずつ含むなど、入力部の構成が複雑
であるという問題もある。
クサをそれぞれ２個ずつ含むなど、入力部の構成が複雑
であるという問題もある。
【００２７】〔発明の目的〕本発明は上述した従来技術
の問題点を解決するためになされたものであり、その目
的は、実数および複素数の積和演算を高速に行うことが
でき、且つ構成が比較的簡単な積和演算装置を提供する
ことである。
の問題点を解決するためになされたものであり、その目
的は、実数および複素数の積和演算を高速に行うことが
でき、且つ構成が比較的簡単な積和演算装置を提供する
ことである。
【００２８】
【課題を解決するための手段】本発明による積和演算装
置は、演算手段およびデータ転送手段の数を増やして並
列性を上げることにより、実数および複素数の積和演算
を高速に行えるようにしたものである。
置は、演算手段およびデータ転送手段の数を増やして並
列性を上げることにより、実数および複素数の積和演算
を高速に行えるようにしたものである。
【００２９】より具体的には、４ワードのデータを同時
に転送する第１〜第４のバス（図１の101 〜104)と、 前
記第２のバス（図１の102)を介して転送されてきたデー
タを、制御信号が第１の状態の場合には直ちに出力し、
前記制御信号が第２の状態の場合は次のデータが転送さ
れてきたときに出力するラッチ回路（図１の105)と、 前
記第１及び第３のバス（図１の101,103)を介して転送さ
れてくるデータ同士の乗算を行う第１の乗算器（図１の
107)と、 前記第２及び第４のバス（図１の102,104)を介
して転送されてくるデータ同士の乗算を行う第２の乗算
器（図１の108)と、 前記ラッチ回路（図１の105)から出
力されるデータと前記第３のバス（図１の103)を介して
転送されてくるデータとの乗算を行う第３の乗算器（図
１の109)と、 前記第１及び第４のバス（図１の101,104)
を介して転送されてくるデータ同士の乗算を行う第４の
乗算器（図１の110)と、それぞれが前記第１，第２の乗
算器（図１の107, 108）の乗算結果の加減算、前記第
３，第４の乗算器（図１の109, 110）の乗算結果の加減
算を行う第１，第２の加減算器（図１の111, 112) と、
第１，第２のアキュムレータ（図１の115, 116) と、そ
れぞれが前記第１，第２の加減算器（図１の111, 112)
の演算結果と前記第１，第２のアキュムレータ（図１の
115, 116）に保持されている値とを加算し、加算結果を
前記第１，第２のアキュムレータ（図１の115, 116) に
保持させる第１，第２の加算器（図１の113, 114) とを
備えている。
に転送する第１〜第４のバス（図１の101 〜104)と、 前
記第２のバス（図１の102)を介して転送されてきたデー
タを、制御信号が第１の状態の場合には直ちに出力し、
前記制御信号が第２の状態の場合は次のデータが転送さ
れてきたときに出力するラッチ回路（図１の105)と、 前
記第１及び第３のバス（図１の101,103)を介して転送さ
れてくるデータ同士の乗算を行う第１の乗算器（図１の
107)と、 前記第２及び第４のバス（図１の102,104)を介
して転送されてくるデータ同士の乗算を行う第２の乗算
器（図１の108)と、 前記ラッチ回路（図１の105)から出
力されるデータと前記第３のバス（図１の103)を介して
転送されてくるデータとの乗算を行う第３の乗算器（図
１の109)と、 前記第１及び第４のバス（図１の101,104)
を介して転送されてくるデータ同士の乗算を行う第４の
乗算器（図１の110)と、それぞれが前記第１，第２の乗
算器（図１の107, 108）の乗算結果の加減算、前記第
３，第４の乗算器（図１の109, 110）の乗算結果の加減
算を行う第１，第２の加減算器（図１の111, 112) と、
第１，第２のアキュムレータ（図１の115, 116) と、そ
れぞれが前記第１，第２の加減算器（図１の111, 112)
の演算結果と前記第１，第２のアキュムレータ（図１の
115, 116）に保持されている値とを加算し、加算結果を
前記第１，第２のアキュムレータ（図１の115, 116) に
保持させる第１，第２の加算器（図１の113, 114) とを
備えている。
【００３０】この構成においては、制御信号を第１の状
態にした場合は、ラッチ回路が第２のバスを介して送ら
れてくるデータをそのまま出力するので、第１〜第４の
乗算器は、第１〜第４のバスを介して転送されてくるデ
ータの内の、自乗算器に割り当てられている２個のデー
タ同士の乗算を行うことになる。そして、第１，第２の
加減算器が、第１，第２の乗算器の乗算結果の加減算お
よび第３，第４の乗算器の乗算結果の加減算を行い、第
１，第２の加算器が、第１，第２の加減算器の演算結果
と第１，第２のアキュムレータに保持されている値とを
加算し、加算結果を第１，第２のアキュムレータに保持
させる。これにより、１回の複素数積和演算に必要な４
乗算, ３加算, １減算を１ステップで処理することが可
能になる。また、制御信号を第２の状態にした場合は、
ラッチ回路が第２のバスを介して送られてきたデータを
遅延させて出力するので、第１，第２，第４の乗算器
は、制御信号が第１の状態の場合と同様の動作を行う
が、第３の乗算器は、ラッチ回路で遅延されたデータと
第３のバスを介して送られてくるデータとを乗算するこ
とになる。式(1) のa0*x(n)+a1*x(n-1) および式(2) の
a0*x(n+1)+a1*x(n) を計算するためには (つまり、畳み
込み演算における積和演算を４並列で行うためには）、
５個のa0, a1, x(n+1), x(n), x(n-1)が必要になるが、
これらのデータを第１〜第４のバス、ラッチ回路から供
給することにより、実数積和演算を３ステップで行うこ
とができる。更に、従来装置のように、マルチプレクサ
等の余分な回路がないため、簡単な装置構成になる。
態にした場合は、ラッチ回路が第２のバスを介して送ら
れてくるデータをそのまま出力するので、第１〜第４の
乗算器は、第１〜第４のバスを介して転送されてくるデ
ータの内の、自乗算器に割り当てられている２個のデー
タ同士の乗算を行うことになる。そして、第１，第２の
加減算器が、第１，第２の乗算器の乗算結果の加減算お
よび第３，第４の乗算器の乗算結果の加減算を行い、第
１，第２の加算器が、第１，第２の加減算器の演算結果
と第１，第２のアキュムレータに保持されている値とを
加算し、加算結果を第１，第２のアキュムレータに保持
させる。これにより、１回の複素数積和演算に必要な４
乗算, ３加算, １減算を１ステップで処理することが可
能になる。また、制御信号を第２の状態にした場合は、
ラッチ回路が第２のバスを介して送られてきたデータを
遅延させて出力するので、第１，第２，第４の乗算器
は、制御信号が第１の状態の場合と同様の動作を行う
が、第３の乗算器は、ラッチ回路で遅延されたデータと
第３のバスを介して送られてくるデータとを乗算するこ
とになる。式(1) のa0*x(n)+a1*x(n-1) および式(2) の
a0*x(n+1)+a1*x(n) を計算するためには (つまり、畳み
込み演算における積和演算を４並列で行うためには）、
５個のa0, a1, x(n+1), x(n), x(n-1)が必要になるが、
これらのデータを第１〜第４のバス、ラッチ回路から供
給することにより、実数積和演算を３ステップで行うこ
とができる。更に、従来装置のように、マルチプレクサ
等の余分な回路がないため、簡単な装置構成になる。
【００３１】
【００３２】
【００３３】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３４】〔構成の説明〕図１は、本発明による積和
演算装置の実施の一形態を示すブロック図である。同図
に示すように、本装置は、メモリ（図示せず）から４ワ
ード分のデータを同時に転送するための４ワード分のバ
ス101, 102, 103, 104と、制御信号106 に基づいて入力
データを通過させたり保持したりするラッチ回路105
と、入力データに対して乗算を行う乗算器107, 108, 10
9, 110と、これら乗算器107, 108, 109,110 の乗算結果
を足したり引いたりする加減算器111, 112と、加減算器
111, 112の演算結果とアキュムレータ(ACC)115, 116 に
保持されている値との加算を行う加算器113, 114と、バ
ス117, 118とを含んで構成されている。
演算装置の実施の一形態を示すブロック図である。同図
に示すように、本装置は、メモリ（図示せず）から４ワ
ード分のデータを同時に転送するための４ワード分のバ
ス101, 102, 103, 104と、制御信号106 に基づいて入力
データを通過させたり保持したりするラッチ回路105
と、入力データに対して乗算を行う乗算器107, 108, 10
9, 110と、これら乗算器107, 108, 109,110 の乗算結果
を足したり引いたりする加減算器111, 112と、加減算器
111, 112の演算結果とアキュムレータ(ACC)115, 116 に
保持されている値との加算を行う加算器113, 114と、バ
ス117, 118とを含んで構成されている。
【００３５】ラッチ回路105 は、制御信号106 がオンの
場合には、バス102 によって転送されてきたデータをそ
のまま出力し、オフの場合には、バス102 によって転送
されてきたデータを一時保持し、次のステップで出力す
る。
場合には、バス102 によって転送されてきたデータをそ
のまま出力し、オフの場合には、バス102 によって転送
されてきたデータを一時保持し、次のステップで出力す
る。
【００３６】乗算器107 は、バス101, 103を介してメモ
リから転送されてきたデータ同士の乗算を行う。乗算器
108 は、バス102, 104を介して転送されてきたデータ同
士の乗算を行う。乗算器109 は、バス103 を介してメモ
リから転送されたデータとラッチ回路105 からのデータ
との乗算を行う。乗算器110 は、バス101, 104を介して
転送されてきたデータ同士の乗算を行う。
リから転送されてきたデータ同士の乗算を行う。乗算器
108 は、バス102, 104を介して転送されてきたデータ同
士の乗算を行う。乗算器109 は、バス103 を介してメモ
リから転送されたデータとラッチ回路105 からのデータ
との乗算を行う。乗算器110 は、バス101, 104を介して
転送されてきたデータ同士の乗算を行う。
【００３７】加減算器111 は、乗算器107, 108の乗算結
果を加算あるいは減算する。加減算器112 は、乗算器10
9, 110の乗算結果を加算あるいは減算する。
果を加算あるいは減算する。加減算器112 は、乗算器10
9, 110の乗算結果を加算あるいは減算する。
【００３８】加算器113 は、加減算器111 の演算結果と
アキュムレータ115 の値とを加算し、加算結果を出力す
る。加算器114 は、加減算器112 の演算結果とアキュム
レータ116 の値とを加算し、加算結果を出力する。
アキュムレータ115 の値とを加算し、加算結果を出力す
る。加算器114 は、加減算器112 の演算結果とアキュム
レータ116 の値とを加算し、加算結果を出力する。
【００３９】アキュムレータ115 は、加算器113 の加算
結果を保持し、保持した値を次のステップで出力する。
アキュムレータ116 は、加算器114 の加算結果を保持
し、保持した値を次のステップで出力する。
結果を保持し、保持した値を次のステップで出力する。
アキュムレータ116 は、加算器114 の加算結果を保持
し、保持した値を次のステップで出力する。
【００４０】〔動作の説明〕次に、本実施の形態の動作
について図１を参照して説明する。
について図１を参照して説明する。
【００４１】４ワード分のデータがバス101, 102, 103,
104を介してメモリから乗算器107,108, 109, 110およ
びラッチ回路105 へデータが転送される。
104を介してメモリから乗算器107,108, 109, 110およ
びラッチ回路105 へデータが転送される。
【００４２】これらのデータは、各乗算器107, 108, 10
9, 110において乗算される。乗算器107 では、バス101,
103からのデータを乗算する。乗算器108 では、バス10
2, 104からのデータを乗算する。乗算器109 では、バス
103 およびラッチ回路105 からのデータを乗算する。乗
算器110 では、バス101, 104からのデータを乗算する。
9, 110において乗算される。乗算器107 では、バス101,
103からのデータを乗算する。乗算器108 では、バス10
2, 104からのデータを乗算する。乗算器109 では、バス
103 およびラッチ回路105 からのデータを乗算する。乗
算器110 では、バス101, 104からのデータを乗算する。
【００４３】これらの乗算の後、乗算器107, 108, 109,
110の乗算結果は、加減算器111, 112においてそれぞれ
加算または減算される。加減算器111 では、乗算器107,
108の乗算結果を加減算する。加減算器112 では、乗算
器109, 110の乗算結果を加減算する。
110の乗算結果は、加減算器111, 112においてそれぞれ
加算または減算される。加減算器111 では、乗算器107,
108の乗算結果を加減算する。加減算器112 では、乗算
器109, 110の乗算結果を加減算する。
【００４４】これら加減算器111, 112の演算結果は、加
算器113, 114において、アキュムレータ115, 116の値と
足し合わされる。加算器113 では、加減算器111 の演算
結果とアキュムレータ115 の値を加算する。加算器114
では、加減算器112 の演算結果とアキュムレータ116 の
値を加算する。加算器113, 114の加算結果は、それぞれ
アキュムレータ115, 116にそれぞれ保持される。
算器113, 114において、アキュムレータ115, 116の値と
足し合わされる。加算器113 では、加減算器111 の演算
結果とアキュムレータ115 の値を加算する。加算器114
では、加減算器112 の演算結果とアキュムレータ116 の
値を加算する。加算器113, 114の加算結果は、それぞれ
アキュムレータ115, 116にそれぞれ保持される。
【００４５】以上が、本発明による積和演算装置の１ス
テップである。尚、上記のステップで得られたアキュム
レータ115, 116の値は、次のステップにおいて、加算器
113,114 へ入力されるか、あるいはバス117, 118を介し
てメモリへ格納される。
テップである。尚、上記のステップで得られたアキュム
レータ115, 116の値は、次のステップにおいて、加算器
113,114 へ入力されるか、あるいはバス117, 118を介し
てメモリへ格納される。
【００４６】〔実施例〕本実施の形態の実施例について
図１を参照して説明する。ここでは、式(1),(2) によっ
て表されるFIR フィルタを実現する場合と、式(3) に示
す複素数の積和演算を行う場合とについて説明する。
図１を参照して説明する。ここでは、式(1),(2) によっ
て表されるFIR フィルタを実現する場合と、式(3) に示
す複素数の積和演算を行う場合とについて説明する。
【００４７】先ず、FIR フィルタを実現する場合につい
て説明する。従来装置と同様に、時刻ｎのフィルタ出力
y(n)と、時刻n+1 のフィルタ出力y(n+1)とを並行して計
算する。本実施例による式(1), (2)の計算は次の３ステ
ップからなる。なお、この３ステップの間、制御信号10
6 はオフにしておく。
て説明する。従来装置と同様に、時刻ｎのフィルタ出力
y(n)と、時刻n+1 のフィルタ出力y(n+1)とを並行して計
算する。本実施例による式(1), (2)の計算は次の３ステ
ップからなる。なお、この３ステップの間、制御信号10
6 はオフにしておく。
【００４８】第１ステップでは、本計算の前処理として
以下のように処理が行われる。
以下のように処理が行われる。
【００４９】先ず、フィルタ入力x(n-4)がバス101 を介
してメモリから転送され、フィルタ入力x(n-3)がバス10
2 を介してメモリから転送される。同時に、値０がバス
103,104を介してメモリから転送される。ラッチ回路105
は、保持している値（本計算には関係ない値）を乗算
器109 の入力として出力した後、バス102 によって転送
されてきたフィルタ入力x(n-3)を保持する。
してメモリから転送され、フィルタ入力x(n-3)がバス10
2 を介してメモリから転送される。同時に、値０がバス
103,104を介してメモリから転送される。ラッチ回路105
は、保持している値（本計算には関係ない値）を乗算
器109 の入力として出力した後、バス102 によって転送
されてきたフィルタ入力x(n-3)を保持する。
【００５０】乗算器107 では、フィルタ入力x(n-4)と値
０との乗算が行われ、乗算結果０が出力される。乗算器
108 では、フィルタ入力x(n-3)と値０との乗算が行わ
れ、乗算結果０が出力される。乗算器109 では、ラッチ
回路105 の出力と値０との乗算が行われ、乗算結果０が
出力される。乗算器110 では、フィルタ入力x(n-4)と値
０との乗算が行われ、乗算結果０が出力される。
０との乗算が行われ、乗算結果０が出力される。乗算器
108 では、フィルタ入力x(n-3)と値０との乗算が行わ
れ、乗算結果０が出力される。乗算器109 では、ラッチ
回路105 の出力と値０との乗算が行われ、乗算結果０が
出力される。乗算器110 では、フィルタ入力x(n-4)と値
０との乗算が行われ、乗算結果０が出力される。
【００５１】次に、加減算器111 において、乗算器107,
108の結果が足し合わされ、その加算結果０が出力され
ると共に、加減算器112 において、乗算器109, 110の結
果が足し合わされ、その加算結果０が出力される。これ
ら加算結果(=0)は、アキュムレータ115, 116にそれぞれ
格納される。
108の結果が足し合わされ、その加算結果０が出力され
ると共に、加減算器112 において、乗算器109, 110の結
果が足し合わされ、その加算結果０が出力される。これ
ら加算結果(=0)は、アキュムレータ115, 116にそれぞれ
格納される。
【００５２】第２ステップでは、フィルタ入力x(n-2)が
バス101 を介してメモリから転送され、フィルタ入力x
(n-1)がバス102 を介してメモリから転送される。同時
に、フィルタ係数a3がバス103 を介してメモリから転送
され、フィルタ係数a2がバス104 を介してメモリから転
送される。また、ラッチ回路105 は、第１ステップで保
持した値x(n-3)を乗算器109 の入力として出力した後、
バス102 によって転送されてきたフィルタ入力x(n-1)を
保持する。
バス101 を介してメモリから転送され、フィルタ入力x
(n-1)がバス102 を介してメモリから転送される。同時
に、フィルタ係数a3がバス103 を介してメモリから転送
され、フィルタ係数a2がバス104 を介してメモリから転
送される。また、ラッチ回路105 は、第１ステップで保
持した値x(n-3)を乗算器109 の入力として出力した後、
バス102 によって転送されてきたフィルタ入力x(n-1)を
保持する。
【００５３】乗算器107 では、フィルタ入力x(n-2)とフ
ィルタ係数a3との乗算が行われ、乗算結果a3*x(n-2) が
出力される。乗算器108 では、フィルタ入力x(n-1)とフ
ィルタ係数a2との乗算が行われ、乗算結果a2*x(n-1) が
出力される。乗算器109 では、第１ステップでラッチ回
路105 に保持されたフィルタ入力x(n-3)とフィルタ係数
a3との乗算が行われ、乗算結果a3*x(n-3) が出力され
る。乗算器110 では、フィルタ入力x(n-2)とフィルタ係
数a2との乗算が行われ、乗算結果a2*x(n-2) が出力され
る。
ィルタ係数a3との乗算が行われ、乗算結果a3*x(n-2) が
出力される。乗算器108 では、フィルタ入力x(n-1)とフ
ィルタ係数a2との乗算が行われ、乗算結果a2*x(n-1) が
出力される。乗算器109 では、第１ステップでラッチ回
路105 に保持されたフィルタ入力x(n-3)とフィルタ係数
a3との乗算が行われ、乗算結果a3*x(n-3) が出力され
る。乗算器110 では、フィルタ入力x(n-2)とフィルタ係
数a2との乗算が行われ、乗算結果a2*x(n-2) が出力され
る。
【００５４】次に、加減算器111 において、乗算器107,
108の結果が足し合わされ、その加算結果a2*x(n-1)+a3
*x(n-2) が出力されると共に、加減算器112 において、
乗算器109, 110の結果が足し合わされ、その加算結果a2
*x(n-2)+a3*x(n-3) が出力される。これら加算結果は、
加算器113, 114においてアキュムレータ 115, 116 の値
0 にそれぞれ加算される。こうして、アキュムレータ 1
15にはa2*x(n-1)+a3*x(n-2) が格納され、アキュムレー
タ 116にはa2*x(n-2)+a3*x(n-3) が格納されることにな
る。
108の結果が足し合わされ、その加算結果a2*x(n-1)+a3
*x(n-2) が出力されると共に、加減算器112 において、
乗算器109, 110の結果が足し合わされ、その加算結果a2
*x(n-2)+a3*x(n-3) が出力される。これら加算結果は、
加算器113, 114においてアキュムレータ 115, 116 の値
0 にそれぞれ加算される。こうして、アキュムレータ 1
15にはa2*x(n-1)+a3*x(n-2) が格納され、アキュムレー
タ 116にはa2*x(n-2)+a3*x(n-3) が格納されることにな
る。
【００５５】第３ステップでは、フィルタ入力x(n)がバ
ス101 を介してメモリから転送され、フィルタ入力x(n+
1)がバス102 を介してメモリから転送される。同時に、
フィルタ係数a1がバス103 を介してメモリから転送さ
れ、フィルタ係数a0がバス104を介してメモリから転送
される。また、ラッチ回路105 は、第２ステップで保持
した値x(n-1)を乗算器109 の入力として出力した後、バ
ス102 によって転送されてきたフィルタ入力x(n+1)を保
持する。
ス101 を介してメモリから転送され、フィルタ入力x(n+
1)がバス102 を介してメモリから転送される。同時に、
フィルタ係数a1がバス103 を介してメモリから転送さ
れ、フィルタ係数a0がバス104を介してメモリから転送
される。また、ラッチ回路105 は、第２ステップで保持
した値x(n-1)を乗算器109 の入力として出力した後、バ
ス102 によって転送されてきたフィルタ入力x(n+1)を保
持する。
【００５６】乗算器107 では、フィルタ入力x(n)とフィ
ルタ係数a1との乗算が行われ、乗算結果a1*x(n) が出力
される。乗算器108 では、フィルタ入力x(n+1)とフィル
タ係数a0との乗算が行われ、乗算結果a0*x(n+1) が出力
される。乗算器109 では、第２ステップでラッチ回路10
5 に保持されたフィルタ入力x(n-1)とフィルタ係数a1と
の乗算が行われ、乗算結果a1*x(n-1) が出力される。乗
算器110 では、フィルタ入力x(n)とフィルタ係数a0との
乗算が行われ、乗算結果a0*x(n) が出力される。
ルタ係数a1との乗算が行われ、乗算結果a1*x(n) が出力
される。乗算器108 では、フィルタ入力x(n+1)とフィル
タ係数a0との乗算が行われ、乗算結果a0*x(n+1) が出力
される。乗算器109 では、第２ステップでラッチ回路10
5 に保持されたフィルタ入力x(n-1)とフィルタ係数a1と
の乗算が行われ、乗算結果a1*x(n-1) が出力される。乗
算器110 では、フィルタ入力x(n)とフィルタ係数a0との
乗算が行われ、乗算結果a0*x(n) が出力される。
【００５７】次に、加減算器111 において、乗算器107,
108の結果が足し合わされ、その加算結果a0*x(n+1)+a1
*x(n) が出力されると共に、加減算器112 において、乗
算器109, 110の結果が足し合わされ、その加算結果a0*x
(n)+a1*x(n-1) が出力される。これらの加算結果は、加
算器113, 114においてアキュムレータ115, 116の値にそ
れぞれ加算される。こうして、アキュムレータ115 には
y(n+1)が格納され、アキュムレータ116 にはy(n)が格納
されることになる。
108の結果が足し合わされ、その加算結果a0*x(n+1)+a1
*x(n) が出力されると共に、加減算器112 において、乗
算器109, 110の結果が足し合わされ、その加算結果a0*x
(n)+a1*x(n-1) が出力される。これらの加算結果は、加
算器113, 114においてアキュムレータ115, 116の値にそ
れぞれ加算される。こうして、アキュムレータ115 には
y(n+1)が格納され、アキュムレータ116 にはy(n)が格納
されることになる。
【００５８】以上、次数が4 のFIR フィルタに対して本
発明の実施例を示したが、任意の次数のFIR フィルタに
対して本発明を適用できることは明らかである。また、
FIRフィルタに限らず、IIR フィルタ等における畳み込
み演算を実現する際に本発明を適用できることは明らか
である。
発明の実施例を示したが、任意の次数のFIR フィルタに
対して本発明を適用できることは明らかである。また、
FIRフィルタに限らず、IIR フィルタ等における畳み込
み演算を実現する際に本発明を適用できることは明らか
である。
【００５９】上記の実施例では、式(1), (2)の計算に３
ステップかかる。一方、従来装置では同じ計算に５ステ
ップかかるので、40％のステップ数が削減されたことに
なる。フィルタの次数が高くなればなるほど、ステップ
数の削減割合は漸近的に50％に近づく。
ステップかかる。一方、従来装置では同じ計算に５ステ
ップかかるので、40％のステップ数が削減されたことに
なる。フィルタの次数が高くなればなるほど、ステップ
数の削減割合は漸近的に50％に近づく。
【００６０】次に、式(3) に示す複素数の積和演算につ
いて説明する。複素数E+jFのうち、Ｅはアキュムレータ
115に格納されており、Ｆはアキュムレータ 116に格納
されている。また、制御信号106 はオンにしておく。
いて説明する。複素数E+jFのうち、Ｅはアキュムレータ
115に格納されており、Ｆはアキュムレータ 116に格納
されている。また、制御信号106 はオンにしておく。
【００６１】このとき、式(3) は以下の１ステップで計
算される。先ず、Ａ，Ｂ，Ｃ，Ｄが、それぞれバス101,
102, 103, 104を介してメモリから乗算器107, 108, 10
9, 110へ転送される。
算される。先ず、Ａ，Ｂ，Ｃ，Ｄが、それぞれバス101,
102, 103, 104を介してメモリから乗算器107, 108, 10
9, 110へ転送される。
【００６２】乗算器107 では、ＡとＣの乗算が行われ、
乗算結果A*C が出力される。乗算器108 では、ＢとＤの
乗算が行われ、乗算結果B*D が出力される。乗算器109
では、ＢとＣの乗算が行われ、乗算結果B*C が出力され
る。乗算器110 では、ＡとＤの乗算が行われ、乗算結果
A*D が出力される。
乗算結果A*C が出力される。乗算器108 では、ＢとＤの
乗算が行われ、乗算結果B*D が出力される。乗算器109
では、ＢとＣの乗算が行われ、乗算結果B*C が出力され
る。乗算器110 では、ＡとＤの乗算が行われ、乗算結果
A*D が出力される。
【００６３】次に、加減算器111 において、乗算器107,
108にの乗算結果同士の減算が行われ、減算結果A*C-B*
D が出力されると共に、加減算器112 において、乗算器
109,110の乗算結果が足し合わされ、その加算結果A*D+B
*C が出力される。
108にの乗算結果同士の減算が行われ、減算結果A*C-B*
D が出力されると共に、加減算器112 において、乗算器
109,110の乗算結果が足し合わされ、その加算結果A*D+B
*C が出力される。
【００６４】これらの加算結果は、加算器113, 114にお
いてアキュムレータ115, 116の値にそれぞれ加算され
る。こうして、アキュムレータ115 にはA*C-B*D+E が格
納され、アキュムレータ 116にはA*D+B*C+F が格納され
ることになる。
いてアキュムレータ115, 116の値にそれぞれ加算され
る。こうして、アキュムレータ115 にはA*C-B*D+E が格
納され、アキュムレータ 116にはA*D+B*C+F が格納され
ることになる。
【００６５】従来装置による複素数の積和演算は３ステ
ップかかるので、約67％のステップ数が削減されたこと
になる。
ップかかるので、約67％のステップ数が削減されたこと
になる。
【００６６】〔発明の他の実施の形態〕 次に、本発明の第２の実施の形態について図面を参照し
て説明する。本実施の形態は、図１に示した積和演算装
置と、図２に示した自乗和演算を高速に行うことができ
る積和演算装置とを一装置として構成したことを特徴と
しており、図３に示す構成を有する。先ず、図２を参照
し、自乗和演算を高速に行うことができる積和演算装置
について説明する。
て説明する。本実施の形態は、図１に示した積和演算装
置と、図２に示した自乗和演算を高速に行うことができ
る積和演算装置とを一装置として構成したことを特徴と
しており、図３に示す構成を有する。先ず、図２を参照
し、自乗和演算を高速に行うことができる積和演算装置
について説明する。
【００６７】図２を参照すると、この自乗和演算を高速
に行うことができる積和演算装置は、メモリ（図示せ
ず）から乗算器107, 108, 109, 110へデータを転送する
ためのバス201, 202, 203, 204における配線が第１の実
施の形態と異なる。乗算器107には、バス201 を介して
メモリから転送されたデータが、乗算器の第１入力およ
び第２入力として入力される。乗算器108 には、バス20
2 を介してメモリから転送されたデータが乗算器の第１
入力および第２入力として入力される。乗算器109 に
は、バス203 を介してメモリから転送されたデータが乗
算器の第１入力および第２入力として入力される。乗算
器110 には、バス204 を介してメモリから転送されたデ
ータが乗算器の第１入力および第２入力として入力され
る。
に行うことができる積和演算装置は、メモリ（図示せ
ず）から乗算器107, 108, 109, 110へデータを転送する
ためのバス201, 202, 203, 204における配線が第１の実
施の形態と異なる。乗算器107には、バス201 を介して
メモリから転送されたデータが、乗算器の第１入力およ
び第２入力として入力される。乗算器108 には、バス20
2 を介してメモリから転送されたデータが乗算器の第１
入力および第２入力として入力される。乗算器109 に
は、バス203 を介してメモリから転送されたデータが乗
算器の第１入力および第２入力として入力される。乗算
器110 には、バス204 を介してメモリから転送されたデ
ータが乗算器の第１入力および第２入力として入力され
る。
【００６８】次に、図２に示した積和演算装置の動作を
説明する。ここで、式(4), (5)に示す自乗和を並行して
計算する場合について説明する。
説明する。ここで、式(4), (5)に示す自乗和を並行して
計算する場合について説明する。
【００６９】Ｐ＝Ａ2 ＋Ｂ2 ＋Ｃ2 ＋Ｄ2 … (4) Ｑ＝Ｅ2 ＋Ｆ2 ＋Ｇ2 ＋Ｈ2 … (5)
【００７０】式(4) と式(5) の計算は次の３ステップか
らなる。
らなる。
【００７１】第１ステップでは、本計算の前処理として
以下の処理を行う。先ず、値０がバス201, 202, 203, 2
04を介してメモリから乗算器107, 108, 109, 110へ転送
される。
以下の処理を行う。先ず、値０がバス201, 202, 203, 2
04を介してメモリから乗算器107, 108, 109, 110へ転送
される。
【００７２】各乗算器107, 108, 109, 110では、０の自
乗をそれぞれ計算し、その結果０を出力する。
乗をそれぞれ計算し、その結果０を出力する。
【００７３】次に、加減算器111 において、乗算器107,
108の乗算結果が足し合わされ、その結果０が出力され
ると共に、加減算器112 において、乗算器109, 110の乗
算結果が足し合わされ、その結果０が出力される。これ
らの加算結果は、アキュムレータ 115, 116 にそれぞれ
格納される。
108の乗算結果が足し合わされ、その結果０が出力され
ると共に、加減算器112 において、乗算器109, 110の乗
算結果が足し合わされ、その結果０が出力される。これ
らの加算結果は、アキュムレータ 115, 116 にそれぞれ
格納される。
【００７４】第２ステップでは、先ず、Ａ，Ｂ，Ｅ，Ｆ
がそれぞれバス201, 202, 203, 204を介してメモリから
乗算器107, 108, 109, 110へ転送される。乗算器107
は、Ａの自乗を計算し、乗算結果Ａ2 を出力する。乗算
器108 は、Ｂの自乗を計算し、乗算結果Ｂ2 を出力す
る。乗算器109 は、Ｅの自乗を計算し、乗算結果Ｅ2 を
出力する。乗算器110 は、Ｆの自乗を計算し、乗算結果
Ｆ2 を出力する。
がそれぞれバス201, 202, 203, 204を介してメモリから
乗算器107, 108, 109, 110へ転送される。乗算器107
は、Ａの自乗を計算し、乗算結果Ａ2 を出力する。乗算
器108 は、Ｂの自乗を計算し、乗算結果Ｂ2 を出力す
る。乗算器109 は、Ｅの自乗を計算し、乗算結果Ｅ2 を
出力する。乗算器110 は、Ｆの自乗を計算し、乗算結果
Ｆ2 を出力する。
【００７５】次に、加減算器111 において、乗算器107,
108による乗算結果が足し合わされ、その結果Ａ2 ＋Ｂ
2 が出力されると共に、加減算器112 において、乗算器
109,110による乗算結果が足し合わされ、その結果Ｅ2
＋Ｆ2 が出力される。これらの加算結果は、加算器113,
114において、アキュムレータ 115, 116 の値０にそれ
ぞれ加算される。こうして、アキュムレータ 115にはＡ
2 ＋Ｂ2 が格納され、アキュムレータ 116にはＥ2 ＋Ｆ
2 が格納されることになる。
108による乗算結果が足し合わされ、その結果Ａ2 ＋Ｂ
2 が出力されると共に、加減算器112 において、乗算器
109,110による乗算結果が足し合わされ、その結果Ｅ2
＋Ｆ2 が出力される。これらの加算結果は、加算器113,
114において、アキュムレータ 115, 116 の値０にそれ
ぞれ加算される。こうして、アキュムレータ 115にはＡ
2 ＋Ｂ2 が格納され、アキュムレータ 116にはＥ2 ＋Ｆ
2 が格納されることになる。
【００７６】第３ステップでは、先ず、Ｃ，Ｄ，Ｇ，Ｈ
がそれぞれバス201, 202, 203, 204を介してメモリから
乗算器107, 108, 109, 110へ転送される。
がそれぞれバス201, 202, 203, 204を介してメモリから
乗算器107, 108, 109, 110へ転送される。
【００７７】乗算器107 では、Ｃの自乗が計算され、そ
の結果Ｃ2 が出力される。乗算器108 では、Ｄの自乗が
計算され、その結果Ｄ2 が出力される。乗算器109 で
は、Ｇの自乗が計算され、その結果Ｇ2 が出力される。
乗算器110 では、Ｈの自乗が計算され、その結果Ｈ2 が
出力される。
の結果Ｃ2 が出力される。乗算器108 では、Ｄの自乗が
計算され、その結果Ｄ2 が出力される。乗算器109 で
は、Ｇの自乗が計算され、その結果Ｇ2 が出力される。
乗算器110 では、Ｈの自乗が計算され、その結果Ｈ2 が
出力される。
【００７８】次に、加減算器111 において、乗算器107,
108による結果が足し合わされ、その結果Ｃ2 ＋Ｄ2 が
出力されると共に、加減算器112 において、乗算器109,
110による結果が足し合わされ、その結果Ｇ2 ＋Ｈ2 が
出力される。これらの加算結果は、加算器113, 114にお
いて、アキュムレータ 115, 116 の値にそれぞれ加算さ
れる。こうして、アキュムレータ 115には前出の式(4)
の結果Ｐが格納され、アキュムレータ 116には前出の式
(5) の結果Ｑが格納されることになる。
108による結果が足し合わされ、その結果Ｃ2 ＋Ｄ2 が
出力されると共に、加減算器112 において、乗算器109,
110による結果が足し合わされ、その結果Ｇ2 ＋Ｈ2 が
出力される。これらの加算結果は、加算器113, 114にお
いて、アキュムレータ 115, 116 の値にそれぞれ加算さ
れる。こうして、アキュムレータ 115には前出の式(4)
の結果Ｐが格納され、アキュムレータ 116には前出の式
(5) の結果Ｑが格納されることになる。
【００７９】次に、本発明の第２の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００８０】図３を参照すると、第２の実施の形態は、
前述したように、図１に示された第１の実施の形態と図
２に示された積和演算装置とを一装置として構成したも
のになっている。本装置においても、メモリから乗算器
107, 108, 109, 110へデータを転送するためのバス301,
302, 303, 304における配線が、第１の実施の形態と異
なる。更に、バス301, 302, 303, 304の途中にマルチプ
レクサ305, 306, 307,308を配したこと、および本装置
を第１の実施の形態として動作させたり図２の積和演算
装置として動作させたりするための切り替えを行う制御
信号309 を加えたことも異なっている。
前述したように、図１に示された第１の実施の形態と図
２に示された積和演算装置とを一装置として構成したも
のになっている。本装置においても、メモリから乗算器
107, 108, 109, 110へデータを転送するためのバス301,
302, 303, 304における配線が、第１の実施の形態と異
なる。更に、バス301, 302, 303, 304の途中にマルチプ
レクサ305, 306, 307,308を配したこと、および本装置
を第１の実施の形態として動作させたり図２の積和演算
装置として動作させたりするための切り替えを行う制御
信号309 を加えたことも異なっている。
【００８１】制御信号309 は、本装置を第１の実施の形
態として動作させる場合にはオフ、図２の積和演算装置
として動作させる場合にはオンにする。
態として動作させる場合にはオフ、図２の積和演算装置
として動作させる場合にはオンにする。
【００８２】マルチプレクサ305 には、バス301, 303を
介してメモリから転送されたデータと制御信号309 とが
入力され、制御信号309 がオフの場合にはバス303 から
のデータを出力し、制御信号309 がオンの場合にはバス
301 からのデータを出力する。
介してメモリから転送されたデータと制御信号309 とが
入力され、制御信号309 がオフの場合にはバス303 から
のデータを出力し、制御信号309 がオンの場合にはバス
301 からのデータを出力する。
【００８３】マルチプレクサ306 には、バス302, 304を
介してメモリから転送されたデータと制御信号309 とが
入力され、制御信号309 がオフの場合にはバス304 から
のデータを出力し、制御信号309 がオンの場合にはバス
302 からのデータを出力する。
介してメモリから転送されたデータと制御信号309 とが
入力され、制御信号309 がオフの場合にはバス304 から
のデータを出力し、制御信号309 がオンの場合にはバス
302 からのデータを出力する。
【００８４】マルチプレクサ307 には、バス303 を介し
て転送されたデータとラッチ回路105 からの値と制御信
号309 とが入力され、制御信号309 がオフの場合にはラ
ッチ回路105 からの値を出力し、制御信号309 がオンの
場合にはバス303 からのデータを出力する。
て転送されたデータとラッチ回路105 からの値と制御信
号309 とが入力され、制御信号309 がオフの場合にはラ
ッチ回路105 からの値を出力し、制御信号309 がオンの
場合にはバス303 からのデータを出力する。
【００８５】マルチプレクサ308 には、バス301, 304を
介してメモリから転送されたデータと制御信号309 とが
入力され、制御信号309 がオフの場合にはバス301 から
のデータを出力し、制御信号309 がオンの場合にはバス
304 からのデータを出力する。
介してメモリから転送されたデータと制御信号309 とが
入力され、制御信号309 がオフの場合にはバス301 から
のデータを出力し、制御信号309 がオンの場合にはバス
304 からのデータを出力する。
【００８６】乗算器107 は、バス301 を介してメモリか
ら転送されたデータとマルチプレクサ305 からのデータ
とを乗算し、乗算結果を出力する。乗算器108 は、バス
302を介してメモリから転送されたデータとマルチプレ
クサ306 からのデータとを乗算し、乗算結果を出力す
る。乗算器109 は、バス303 を介してメモリから転送さ
れたデータとマルチプレクサ307 からのデータとを乗算
し、乗算結果を出力する。乗算器110 は、バス304 を介
してメモリから転送されたデータとマルチプレクサ308
からのデータとを乗算し、乗算結果を出力する。
ら転送されたデータとマルチプレクサ305 からのデータ
とを乗算し、乗算結果を出力する。乗算器108 は、バス
302を介してメモリから転送されたデータとマルチプレ
クサ306 からのデータとを乗算し、乗算結果を出力す
る。乗算器109 は、バス303 を介してメモリから転送さ
れたデータとマルチプレクサ307 からのデータとを乗算
し、乗算結果を出力する。乗算器110 は、バス304 を介
してメモリから転送されたデータとマルチプレクサ308
からのデータとを乗算し、乗算結果を出力する。
【００８７】本実施の形態の動作について図３を参照し
て説明する。本装置の動作は、制御信号309 がオフの場
合には第１の実施の形態における動作と同じであり、同
信号がオンの場合には図２に示した積和演算装置の動作
と同じである。
て説明する。本装置の動作は、制御信号309 がオフの場
合には第１の実施の形態における動作と同じであり、同
信号がオンの場合には図２に示した積和演算装置の動作
と同じである。
【００８８】なお、上記２つの実施の形態は、デジタル
シグナルプロセッサやマイクロプロセッサの演算器とし
て用いることもできる。
シグナルプロセッサやマイクロプロセッサの演算器とし
て用いることもできる。
【００８９】
【発明の効果】以上説明したように、本発明の積和演算
装置は、従来装置に比較して多くの乗算器，加減算器を
備えているので、従来装置に比較して積和演算を高速に
行うことができる。また、従来装置のように、マルチプ
レクサを備えなくとも良いので、構成を簡単なものにす
ることができる。
装置は、従来装置に比較して多くの乗算器，加減算器を
備えているので、従来装置に比較して積和演算を高速に
行うことができる。また、従来装置のように、マルチプ
レクサを備えなくとも良いので、構成を簡単なものにす
ることができる。
【００９０】更に、本発明の積和演算装置は、制御信号
の状態に応じて、第２のバスを介して転送されてきたデ
ータを、第３の乗算器に直ちに出力するか、或いは次の
データが転送されてきたときに第３の乗算器に出力する
ラッチ回路を備えているので、複素数の積和演算，FIR
フィルタを実現するための畳み込み演算による実数の積
和演算など、種々の積和演算を行うことができる。
の状態に応じて、第２のバスを介して転送されてきたデ
ータを、第３の乗算器に直ちに出力するか、或いは次の
データが転送されてきたときに第３の乗算器に出力する
ラッチ回路を備えているので、複素数の積和演算，FIR
フィルタを実現するための畳み込み演算による実数の積
和演算など、種々の積和演算を行うことができる。
【００９１】
【００９２】更に、本発明の積和演算装置は、各乗算器
に自乗を計算させるためのマルチプレクサを備えている
ので、自乗和演算を含めた数々の積和演算を高速に行う
ことができる。
に自乗を計算させるためのマルチプレクサを備えている
ので、自乗和演算を含めた数々の積和演算を高速に行う
ことができる。
【図１】本発明の第１の実施の形態の例を示すブロック
図である。
図である。
【図２】自乗和演算を高速に行うことができる積和演算
装置の構成例を示すブロック図である。
装置の構成例を示すブロック図である。
【図３】本発明の第２の実施の形態の例を示すブロック
図である。
図である。
【図４】従来装置の一例を示すブロック図である。
101, 102, 103, 104…データ入力用のバス 105 …ラッチ回路 107, 108, 109, 110…乗算器 111, 112…加減算器 113, 114…加算器 115, 116…アキュムレータ 117, 118…データ出力用のバス 201, 202, 203, 204…データ入力用のバス 301, 302, 303, 304…データ入力用のバス 305, 306, 307, 308…マルチプレクサ 401, 402…データ入力用のバス 403, 406…遅延素子 404, 407…マルチプレクサ 409, 410…乗算器 411, 412…加減算器 413, 414…アキュムレータ 415, 416…データ出力用のバス
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/00 - 17/18 G06F 7/00 - 7/54
Claims (3)
- 【請求項１】 ４ワードのデータを同時に転送する第１
〜第４のバスと、 前記第２のバスを介して転送されてきたデータを、制御
信号が第１の状態の場合には直ちに出力し、前記制御信
号が第２の状態の場合は次のデータが転送されてきたと
きに出力するラッチ回路と、 前記第１及び第３のバスを介して転送されてくるデータ
同士の乗算を行う第１の乗算器と、 前記第２及び第４のバスを介して転送されてくるデータ
同士の乗算を行う第２の乗算器と、 前記ラッチ回路から出力されるデータと前記第３のバス
を介して転送されてくるデータとの乗算を行う第３の乗
算器と、 前記第１及び第４のバスを介して転送されてくるデータ
同士の乗算を行う第４の乗算器と、 それぞれが前記第１，第２の乗算器の乗算結果の加減
算、前記第３，第４の乗算器の乗算結果の加減算を行う
第１，第２の加減算器と、 第１，第２のアキュムレータと、 それぞれが前記第１，第２の加減算器の演算結果と前記
第１，第２のアキュムレータに保持されている値とを加
算し、加算結果を前記第１，第２のアキュムレータに保
持させる第１，第２の加算器とを備えたことを特徴とす
る積和演算装置。 - 【請求項２】 ４ワードのデータを同時に転送する第１
〜第４のバスと、 前記第１及び第３のバスを介して転送されてきたデータ
の内の一方を、マルチプレクサ用制御信号の状態に応じ
て出力する第１のマルチプレクサと、 前記第２及び第４のバスを介して転送されてきたデータ
の内の一方を、前記マルチプレクサ用制御信号の状態に
応じて出力する第２のマルチプレクサと、 前記第２及び第３のバスを介して転送されてきたデータ
の内の一方を、前記マルチプレクサ用制御信号の状態に
応じて出力する第３のマルチプレクサと、 前記第１及び第４のバスを介して転送されてきたデータ
の内の一方を、前記マルチプレクサ用制御信号の状態に
応じて出力する第４のマルチプレクサと、 前記第１のバスを介して転送されてきたデータと前記第
１のマルチプレクサの出力とを乗算する第１の乗算器
と、 前記第２のバスを介して転送されてきたデータと前記第
２のマルチプレクサの出力とを乗算する第２の乗算器
と、 前記第３のバスを介して転送されてきたデータと前記第
３のマルチプレクサの出力とを乗算する第３の乗算器
と、 前記第４のバスを介して転送されてきたデータと前記第
４のマルチプレクサの出力とを乗算する第４の乗算器
と、 それぞれが前記第１，第２の乗算器の乗算結果の加減
算、前記第３，第４の乗算器の乗算結果の加減算を行う
第１，第２の加減算器と、第１，第２のアキュムレータ
と、 それぞれが前記第１，第２の加減算器の演算結果と前記
第１，第２のアキュムレータに保持されている値とを加
算し、加算結果を前記第１，第２のアキュムレータに保
持させる第１，第２の加算器とを備えたことを特徴とす
る積和演算装置。 - 【請求項３】 請求項２記載の積和演算装置において、 前記第２のバスを介して転送されてきたデータを、ラッ
チ用制御信号が第１の状態の場合には直ちに出力し、前
記ラッチ用制御信号が第２の状態の場合は次のデータが
転送されてきたときに出力するラッチ回路を備え、且
つ、 前記第３のマルチプレクサが、前記ラッチ回路の出力と
前記第３のバスを介して転送されてくるデータの内の一
方を、前記ラッチ用制御信号の状態に応じて出力する構
成を有することを特徴とする 積和演算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12948698A JP3287305B2 (ja) | 1998-04-23 | 1998-04-23 | 積和演算装置 |
| CA002269868A CA2269868A1 (en) | 1998-04-23 | 1999-04-22 | Product sum operation device capable of carrying out fast operation |
| EP99107977A EP0952516A3 (en) | 1998-04-23 | 1999-04-22 | Product sum operation device capable of carrying out fast operation |
| US09/296,653 US6385635B1 (en) | 1998-04-23 | 1999-04-23 | Product sum operation device capable of carrying out fast operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12948698A JP3287305B2 (ja) | 1998-04-23 | 1998-04-23 | 積和演算装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH11306163A JPH11306163A (ja) | 1999-11-05 |
| JP3287305B2 true JP3287305B2 (ja) | 2002-06-04 |
Family
ID=15010680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12948698A Expired - Fee Related JP3287305B2 (ja) | 1998-04-23 | 1998-04-23 | 積和演算装置 |
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| Country | Link |
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| EP (1) | EP0952516A3 (ja) |
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| JP3338043B2 (ja) * | 2000-11-02 | 2002-10-28 | 株式会社ソニー・コンピュータエンタテインメント | 並列演算装置、エンタテインメント装置、演算処理方法、コンピュータプログラム、半導体デバイス |
| JP2003016051A (ja) * | 2001-06-29 | 2003-01-17 | Nec Corp | 複素ベクトル演算プロセッサ |
| JP3930729B2 (ja) * | 2001-11-30 | 2007-06-13 | 富士通株式会社 | 半導体装置並びにこれを用いたフラットパネル表示装置及びそのデータドライバ |
| US20030145030A1 (en) * | 2002-01-31 | 2003-07-31 | Sheaffer Gad S. | Multiply-accumulate accelerator with data re-use |
| EP2146278A1 (en) | 2002-09-24 | 2010-01-20 | Interdigital Technology Corporation | Computationally efficient mathematical engine |
| US7739324B1 (en) | 2006-03-22 | 2010-06-15 | Cadence Design Systems, Inc. | Timing driven synthesis of sum-of-product functional blocks |
| JP2009075676A (ja) * | 2007-09-18 | 2009-04-09 | Nec Electronics Corp | マイクロプロセッサ |
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| WO2018069785A1 (en) | 2016-10-12 | 2018-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and system using the same |
| KR102356708B1 (ko) * | 2017-09-28 | 2022-01-27 | 삼성전자주식회사 | 컨볼루션 연산을 수행하는 연산 장치 및 연산 방법 |
| US11474825B2 (en) * | 2019-03-27 | 2022-10-18 | Intel Corporation | Apparatus and method for controlling complex multiply-accumulate circuitry |
| CN110750232B (zh) * | 2019-10-17 | 2023-06-20 | 电子科技大学 | 一种基于sram的并行乘加装置 |
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|---|---|---|---|---|
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| JPH06103490B2 (ja) | 1985-07-26 | 1994-12-14 | ソニー株式会社 | 電力積分回路 |
| DE3637828C2 (de) * | 1986-03-20 | 1994-08-11 | Aeg Mobile Communication | Komplexer Multiplizierer-Akkumulierer |
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| US6385634B1 (en) * | 1995-08-31 | 2002-05-07 | Intel Corporation | Method for performing multiply-add operations on packed data |
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| US5941940A (en) * | 1997-06-30 | 1999-08-24 | Lucent Technologies Inc. | Digital signal processor architecture optimized for performing fast Fourier Transforms |
| US6078939A (en) * | 1997-09-30 | 2000-06-20 | Intel Corporation | Apparatus useful in floating point arithmetic |
-
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- 1998-04-23 JP JP12948698A patent/JP3287305B2/ja not_active Expired - Fee Related
-
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- 1999-04-22 CA CA002269868A patent/CA2269868A1/en not_active Abandoned
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