JPH0622314B2 - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
- Publication number
- JPH0622314B2 JPH0622314B2 JP17974184A JP17974184A JPH0622314B2 JP H0622314 B2 JPH0622314 B2 JP H0622314B2 JP 17974184 A JP17974184 A JP 17974184A JP 17974184 A JP17974184 A JP 17974184A JP H0622314 B2 JPH0622314 B2 JP H0622314B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- multiplexer
- terminal
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば、音声多重テレビ受像機等のため
に、信頼性が高く、低価格で汎用性の高いディジタルフ
ィルタに関する。
に、信頼性が高く、低価格で汎用性の高いディジタルフ
ィルタに関する。
従来例の構成とその問題点 従来の高次のアナログフィルタは、部品点数が多く、所
望の特性を得るためには調整箇所も多く必要で、特性の
経年変化等の問題点もあった。
望の特性を得るためには調整箇所も多く必要で、特性の
経年変化等の問題点もあった。
これらの問題点はディジタル化することで解消される
が、ランダムロジックで組まれたフィルタでは汎用性が
なく、従来のディジタルシグナルプロセッサでは音声帯
域の信号を取り扱うことを目的として作られているため
周波数の高い範囲でのフィルタを構成することはできな
いという欠点を有していた。
が、ランダムロジックで組まれたフィルタでは汎用性が
なく、従来のディジタルシグナルプロセッサでは音声帯
域の信号を取り扱うことを目的として作られているため
周波数の高い範囲でのフィルタを構成することはできな
いという欠点を有していた。
発明の目的 本発明はこのような従来の欠点を解消するものであり、
フィルタのディジタル化により、高信頼性，低価格化を
図ると共に、高速動作が可能でしかも汎用性のあるディ
ジタルフィルタを提供するものである。
フィルタのディジタル化により、高信頼性，低価格化を
図ると共に、高速動作が可能でしかも汎用性のあるディ
ジタルフィルタを提供するものである。
発明の構成 本発明は、複数個の入力端子を持つ第１のマルチプレク
サと、２個の入力端子を持つ第２のマルチプレクサと、
定数を蓄えておく記憶装置と、乗算器と、加算器と、第
１，第２，第３のレジスタと、複数個の遅延素子が直列
に接続された複数個の遅延装置と、システムのタイミン
グを制御する制御装置を具備し、入力端子が、上記第１
のマルチプレクサの一つの入力端子に接続され、第１の
マルチプレクサの出力端子が上記乗算器の一つの入力端
子に接続され、記憶装置の出力端子が上記乗算器の他の
入力端子に接続され、上記乗算器の出力端子が、上記加
算器の一つの入力端子に接続され、加算器の他の入力端
子に上記第２のマルチプレクサの出力端子が接続され、
上記第２のマルチプレクサの一つの入力端子にゼロを入
力し、他の入力端子に上記加算器の出力を、第１のレジ
スタを介して接続すると共に、上記加算器の出力を、第
２のレジスタおよび第３のレジスタの入力端子に接続
し、直列に接続された複数の遅延装置の初段の遅延装置
の入力端子を第２のレジスタの出力端子に接続し、各遅
延装置の出力端子を、第１のマルチプレクサのそれぞれ
の入力端子に接続し、第３のレジスタの出力端子を第１
のマルチプレクサの別の入力端子に接続すると共にデー
タ出力端子に接続した構成となっている。
サと、２個の入力端子を持つ第２のマルチプレクサと、
定数を蓄えておく記憶装置と、乗算器と、加算器と、第
１，第２，第３のレジスタと、複数個の遅延素子が直列
に接続された複数個の遅延装置と、システムのタイミン
グを制御する制御装置を具備し、入力端子が、上記第１
のマルチプレクサの一つの入力端子に接続され、第１の
マルチプレクサの出力端子が上記乗算器の一つの入力端
子に接続され、記憶装置の出力端子が上記乗算器の他の
入力端子に接続され、上記乗算器の出力端子が、上記加
算器の一つの入力端子に接続され、加算器の他の入力端
子に上記第２のマルチプレクサの出力端子が接続され、
上記第２のマルチプレクサの一つの入力端子にゼロを入
力し、他の入力端子に上記加算器の出力を、第１のレジ
スタを介して接続すると共に、上記加算器の出力を、第
２のレジスタおよび第３のレジスタの入力端子に接続
し、直列に接続された複数の遅延装置の初段の遅延装置
の入力端子を第２のレジスタの出力端子に接続し、各遅
延装置の出力端子を、第１のマルチプレクサのそれぞれ
の入力端子に接続し、第３のレジスタの出力端子を第１
のマルチプレクサの別の入力端子に接続すると共にデー
タ出力端子に接続した構成となっている。
本発明は上記した構成により、バクワッドフィルタ演算
を行なう場合、第１のマルチプレクサに入力データ及び
第１の遅延器、第２の遅延器、第３のレジスタの出力デ
ータの中から１つを選択させるとともに、選択されたデ
ータに対応した係数を記憶装置に出力させ、第２のマル
チプレクサにフィルタ演算の始まりにデータゼロをそれ
以外の時に第１のレジスタの出力を選択させ、１回の演
算毎に加算器の出力で第１のレジスタを更新し、上記入
力データ及び第１の遅延器、第２の遅延器の出力につい
て演算した後、上記加算器の出力で第２のレジスタを更
新し、さらにフィルタ演算が完了した時に上記加算器の
出力で第３のレジスタを更新するとともに、上記第１の
遅延装置及び第２の遅延装置を１ワードずつシフトさ
せ、上記第３のレジスタに蓄えられたフィルタ演算結果
を次のフィルタ演算の入力とするように上記第１のマル
チプレクサを制御し、必要なフィルタ特性を得るため
に、上記一連のフィルタ演算を１サンプリング周期中に
複数回繰り返し、上記第３のレジスタから出力データを
得るものである。
を行なう場合、第１のマルチプレクサに入力データ及び
第１の遅延器、第２の遅延器、第３のレジスタの出力デ
ータの中から１つを選択させるとともに、選択されたデ
ータに対応した係数を記憶装置に出力させ、第２のマル
チプレクサにフィルタ演算の始まりにデータゼロをそれ
以外の時に第１のレジスタの出力を選択させ、１回の演
算毎に加算器の出力で第１のレジスタを更新し、上記入
力データ及び第１の遅延器、第２の遅延器の出力につい
て演算した後、上記加算器の出力で第２のレジスタを更
新し、さらにフィルタ演算が完了した時に上記加算器の
出力で第３のレジスタを更新するとともに、上記第１の
遅延装置及び第２の遅延装置を１ワードずつシフトさ
せ、上記第３のレジスタに蓄えられたフィルタ演算結果
を次のフィルタ演算の入力とするように上記第１のマル
チプレクサを制御し、必要なフィルタ特性を得るため
に、上記一連のフィルタ演算を１サンプリング周期中に
複数回繰り返し、上記第３のレジスタから出力データを
得るものである。
実施例の説明 第１図に本発明の一実施例のディジタルフィルタのブロ
ック図を示し、動作の説明を行う。第１図において、１
はデータ入力端子、２は４入力の第１のマルチプレク
サ、３はフィルタの係数を蓄えておくメモリ、４は乗算
器、５は加算器、６は第１のレジスタ、７は第２のレジ
スタ、８は第３のレジスタ、９は第１の遅延装置、１０
は第２の遅延装置、１１は２入力の第２のマルチプレク
サ、１２はシステムのタイミングコントローラ、１３は
データ出力端子である。
ック図を示し、動作の説明を行う。第１図において、１
はデータ入力端子、２は４入力の第１のマルチプレク
サ、３はフィルタの係数を蓄えておくメモリ、４は乗算
器、５は加算器、６は第１のレジスタ、７は第２のレジ
スタ、８は第３のレジスタ、９は第１の遅延装置、１０
は第２の遅延装置、１１は２入力の第２のマルチプレク
サ、１２はシステムのタイミングコントローラ、１３は
データ出力端子である。
本実施例はバイクワッドフィルタを構成している。バイ
クワッドフィルタの特性Ｈは一般に で示される。
クワッドフィルタの特性Ｈは一般に で示される。
このフィルタの演算のブロック図を第２図に示し、演算
手順の一例を示すフローチャートを第３図に記す。
手順の一例を示すフローチャートを第３図に記す。
尚、第３図において、Accはアキュムレータと呼ばれる
一種のレジスタであり、各ステップ３１〜３８の動作は
必要なフィルタ特性が得られるように複数回繰り返さ
れ、それらが１サンプリング周期内に行われる。但し、
２回目以降の演算の入力データには後述するように、前
回の演算結果が用いられる。
一種のレジスタであり、各ステップ３１〜３８の動作は
必要なフィルタ特性が得られるように複数回繰り返さ
れ、それらが１サンプリング周期内に行われる。但し、
２回目以降の演算の入力データには後述するように、前
回の演算結果が用いられる。
次に上記演算手順に沿って本実施例の動作を説明する。
まず、第１のマルチプレクサ２によって、第２の遅延装
置１０の出力Ｗ2が乗算記４の一方の入力端子から入力
され、乗算器４の他方の入力端子にはメモリ３からの出
力−Ｂ2が入力され、乗算器４の出力端子にはデータ−
Ｂ2×Ｗ2が出力される。この時、第２のマルチプレクサ
１１はデータゼロを選択しており、その結果加算器５の
出力端子にはデータ−Ｂ2×Ｗ2が出力されている。第１
のレジスタ６はこの結果−Ｂ2×Ｗ2を保持する（ステッ
プ３１）。
置１０の出力Ｗ2が乗算記４の一方の入力端子から入力
され、乗算器４の他方の入力端子にはメモリ３からの出
力−Ｂ2が入力され、乗算器４の出力端子にはデータ−
Ｂ2×Ｗ2が出力される。この時、第２のマルチプレクサ
１１はデータゼロを選択しており、その結果加算器５の
出力端子にはデータ−Ｂ2×Ｗ2が出力されている。第１
のレジスタ６はこの結果−Ｂ2×Ｗ2を保持する（ステッ
プ３１）。
次に、第１のマルチプレクサ２によって、第１遅延装置
９の出力Ｗ1が選ばれ、乗算器４の一方の入力端子から
入力され、乗算器４の他方の入力端子にはメモリ３から
の出力−Ｂ1が入力され、乗算器４の出力端子にはデー
タ−Ｂ1×Ｗ1が出力される。この時、第２のマルチプレ
クサ１１は第１のレジスタ６の出力データ−Ｂ2×Ｗ2を
選択しており、加算器５の出力端子には、データ（−Ｂ
2×Ｗ2）＋（−Ｂ1×Ｗ1）が出力されている。第１のレ
ジスタ６はこの結果データ（−Ｂ2×Ｗ2−Ｂ1×Ｗ1）を
保持する（ステップ３２）。
９の出力Ｗ1が選ばれ、乗算器４の一方の入力端子から
入力され、乗算器４の他方の入力端子にはメモリ３から
の出力−Ｂ1が入力され、乗算器４の出力端子にはデー
タ−Ｂ1×Ｗ1が出力される。この時、第２のマルチプレ
クサ１１は第１のレジスタ６の出力データ−Ｂ2×Ｗ2を
選択しており、加算器５の出力端子には、データ（−Ｂ
2×Ｗ2）＋（−Ｂ1×Ｗ1）が出力されている。第１のレ
ジスタ６はこの結果データ（−Ｂ2×Ｗ2−Ｂ1×Ｗ1）を
保持する（ステップ３２）。
次に第１のマルチプレクサ２によって入力端子１からの
データＸが選ばれ、乗算器４の一方の入力端子から入力
され、乗算器４の他方の入力端子にはメモリ３からの出
力Ａ0が入力され、乗算器４の出力端子にはデータＡ0×
Ｘが出力される。この時、第２のマルチプレクサ１１は
第１のレジスタ６の出力データ（−Ｂ2×Ｗ2−Ｂ1×
Ｗ1）を選択しており、加算器５の出力端子に出力され
ているデータ−Ｂ2×Ｗ２−Ｂ1×Ｗ1＋Ａ0×Ｘ≡Ｗ0が
第１のレジスタ６に保持されると共に、第２のレジスタ
７にも保持される（ステップ３３，３４）。
データＸが選ばれ、乗算器４の一方の入力端子から入力
され、乗算器４の他方の入力端子にはメモリ３からの出
力Ａ0が入力され、乗算器４の出力端子にはデータＡ0×
Ｘが出力される。この時、第２のマルチプレクサ１１は
第１のレジスタ６の出力データ（−Ｂ2×Ｗ2−Ｂ1×
Ｗ1）を選択しており、加算器５の出力端子に出力され
ているデータ−Ｂ2×Ｗ２−Ｂ1×Ｗ1＋Ａ0×Ｘ≡Ｗ0が
第１のレジスタ６に保持されると共に、第２のレジスタ
７にも保持される（ステップ３３，３４）。
次に、第１のマルチプレクサ２によって、再び第２の遅
延装置１０の出力Ｗ2が選ばれ、乗算器４の一方の入力
端子から入力され、乗算器４の他方の入力端子にはメモ
リ３からの出力Ａ2が入力され、乗算器４の出力端子に
はデータＡ2×Ｗ2が出力される。この時、第２のマルチ
プレクサ１１は第１のレジスタ６の出力データ−Ｂ2×
Ｗ2−Ｂ1×Ｗ1＋Ａ0×Ｘを選択しており、加算器５の出
力端子には、データ（−Ｂ2×Ｗ2−Ｂ1×Ｗ1＋Ａ0×
Ｘ）＋Ａ2×Ｗ2が出力されており、このデータは第１の
レジスタ６に保持される（ステップ３５）。
延装置１０の出力Ｗ2が選ばれ、乗算器４の一方の入力
端子から入力され、乗算器４の他方の入力端子にはメモ
リ３からの出力Ａ2が入力され、乗算器４の出力端子に
はデータＡ2×Ｗ2が出力される。この時、第２のマルチ
プレクサ１１は第１のレジスタ６の出力データ−Ｂ2×
Ｗ2−Ｂ1×Ｗ1＋Ａ0×Ｘを選択しており、加算器５の出
力端子には、データ（−Ｂ2×Ｗ2−Ｂ1×Ｗ1＋Ａ0×
Ｘ）＋Ａ2×Ｗ2が出力されており、このデータは第１の
レジスタ６に保持される（ステップ３５）。
次に、第１のマルチプレクサ２によって、再び第１の遅
延装置９の出力Ｗ1が選ばれ、乗算器４の一方の入力端
子から入力され、乗算器４の他方の入力端子にはメモリ
３からの出力Ａ1が入力され、乗算器４の出力端子には
データＡ1×Ｗ1が出力される。この時、第２のマルチプ
レクサ１１は第１のレジスタ６の出力データ（−Ｂ2×
Ｗ2−Ｂ1×Ｗ1＋Ａ0×Ｘ＋Ａ2×Ｗ2）を選択しており、
加算器５の出力端子にはデータ（−Ｂ2×Ｗ2−Ｂ1×Ｗ1
＋Ａ0×Ｘ＋Ａ2×Ｗ2）＋Ａ1×Ｗ1が出力されており、
このデータは第３のレジスタ８に保持される（ステップ
３６）。
延装置９の出力Ｗ1が選ばれ、乗算器４の一方の入力端
子から入力され、乗算器４の他方の入力端子にはメモリ
３からの出力Ａ1が入力され、乗算器４の出力端子には
データＡ1×Ｗ1が出力される。この時、第２のマルチプ
レクサ１１は第１のレジスタ６の出力データ（−Ｂ2×
Ｗ2−Ｂ1×Ｗ1＋Ａ0×Ｘ＋Ａ2×Ｗ2）を選択しており、
加算器５の出力端子にはデータ（−Ｂ2×Ｗ2−Ｂ1×Ｗ1
＋Ａ0×Ｘ＋Ａ2×Ｗ2）＋Ａ1×Ｗ1が出力されており、
このデータは第３のレジスタ８に保持される（ステップ
３６）。
次に第１の遅延装置９の出力データＷ1が第２の遅延装
置１０に入力され（ステップ３７）、最後に、第２のレ
ジスタ７の出力データがＷ0が第１の遅延装置９に入力
され（ステップ３８）て、次のサイクルに移る。
置１０に入力され（ステップ３７）、最後に、第２のレ
ジスタ７の出力データがＷ0が第１の遅延装置９に入力
され（ステップ３８）て、次のサイクルに移る。
ここで、以降のＮ回のサイクルにおいて、入力データＸ
の代わりに第３のレジスタ８の出力データを用いること
によって、Ｎ＋１段のバイクワッドフィルタが構成でき
る。この場合、第１の遅延装置９および第２の遅延装置
１０を構成する遅延素子はそれぞれＮ＋１個必要にな
る。
の代わりに第３のレジスタ８の出力データを用いること
によって、Ｎ＋１段のバイクワッドフィルタが構成でき
る。この場合、第１の遅延装置９および第２の遅延装置
１０を構成する遅延素子はそれぞれＮ＋１個必要にな
る。
このようにして処理されたデータは出力端子１３から取
り出される。
り出される。
以上の動作説明は基本動作を述べたもので、演算速度を
増すために、ビットの分割を行うと共に、パイプライン
処理を施してもよい。
増すために、ビットの分割を行うと共に、パイプライン
処理を施してもよい。
また、本実施例のディジタルフィルタは、メモリ３に蓄
えておくデータを変えることで、フィルタの特性も容易
に変えることができる。
えておくデータを変えることで、フィルタの特性も容易
に変えることができる。
さらに、遅延装置の数を増やして高次のフィルタを構成
できることは言うまでもない。
できることは言うまでもない。
発明の効果 以上記述したように本発明によれば、高い信頼性と低価
格を実現し、高い周波数領域で動作する汎用性の高いデ
ィジタルフィルタを実現できる。
格を実現し、高い周波数領域で動作する汎用性の高いデ
ィジタルフィルタを実現できる。
第１図は本発明の一実施例におけるディジタルフィルタ
のブロック図、第２図は同基本フィルタ構成図、第３図
は同動作を示すフローチャートである。 １……データ入力端子、２……第１のマルチプレクサ、
３……メモリ、４……乗算器、５……加算器、６……第
１のレジスタ、７……第２のレジスタ、８……第３のレ
ジスタ、９……第１の遅延装置、１０……第２の遅延装
置、１１……第２のマルチプレクサ、１２……タイミン
グコントローラ。
のブロック図、第２図は同基本フィルタ構成図、第３図
は同動作を示すフローチャートである。 １……データ入力端子、２……第１のマルチプレクサ、
３……メモリ、４……乗算器、５……加算器、６……第
１のレジスタ、７……第２のレジスタ、８……第３のレ
ジスタ、９……第１の遅延装置、１０……第２の遅延装
置、１１……第２のマルチプレクサ、１２……タイミン
グコントローラ。
Claims (1)
- 【請求項１】データ入力端子と、データ出力端子と、複
数個の入力端子を持つ第１のマルチプレクサと、２個の
入力端子を持つ第２のマルチプレクサと、定数を蓄えて
おく記憶装置と、乗算器と、加算器と、第１,第２,第３
のレジスタと、直列に接続された複数個の遅延装置と、
システムのタイミングを制御する制御装置とを具備し、 前記データ入力端子が、上記第１のマルチプレクサの一
つの入力端子に接続され、上記第１のマルチプレクサの
出力端子が上記乗算器の一つの入力端子に接続され、上
記記憶装置の出力端子が上記乗算器の他方の入力端子に
接続され、上記乗算器の出力端子が、上記加算器の一つ
の入力端子に接続され、上記加算器の他方の入力端子に
上記第２のマルチプレクサの出力端子が接続され、上記
第２のマルチプレクサの一つの入力端子にゼロを入力
し、他の入力端子に上記加算器の出力を、第１のレジス
タを介して接続すると共に、上記加算器の出力を、上記
第２のレジスタおよび第３のレジスタの入力端子に接続
し、直列接続された複数の遅延装置の初段の遅延装置の
入力端子を上記第２のレジスタの出力端子に接続し、各
遅延装置の出力端子を、上記第１のマルチプレクサのそ
れぞれの入力端子に接続し、上記第３のレジスタの出力
端子を上記第１のマルチプレクサの別の入力端子に接続
すると共に前記データ出力端子に接続してなるディジタ
ルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17974184A JPH0622314B2 (ja) | 1984-08-28 | 1984-08-28 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17974184A JPH0622314B2 (ja) | 1984-08-28 | 1984-08-28 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6157110A JPS6157110A (ja) | 1986-03-24 |
| JPH0622314B2 true JPH0622314B2 (ja) | 1994-03-23 |
Family
ID=16071053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17974184A Expired - Lifetime JPH0622314B2 (ja) | 1984-08-28 | 1984-08-28 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622314B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0748636B2 (ja) * | 1987-10-13 | 1995-05-24 | 沖電気工業株式会社 | 演算装置 |
-
1984
- 1984-08-28 JP JP17974184A patent/JPH0622314B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6157110A (ja) | 1986-03-24 |
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