JPS6157110A - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
- Publication number
- JPS6157110A JPS6157110A JP17974184A JP17974184A JPS6157110A JP S6157110 A JPS6157110 A JP S6157110A JP 17974184 A JP17974184 A JP 17974184A JP 17974184 A JP17974184 A JP 17974184A JP S6157110 A JPS6157110 A JP S6157110A
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- JP
- Japan
- Prior art keywords
- register
- output
- multiplexer
- input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たとえば、音声多重テレビ受像機等のために
、信頼性が高く、低価格で汎用性の高いディジクルフィ
ルタに関する。
、信頼性が高く、低価格で汎用性の高いディジクルフィ
ルタに関する。
従来例の構成とその問題点
従来の高次のアナログフィルタは、部品点数が多（、所
望の特性を得るためには調整箇所も多く必要で、特性の
経年変化等の問題点もあった。
望の特性を得るためには調整箇所も多く必要で、特性の
経年変化等の問題点もあった。
これらの問題点はディジタル化することで解消されるが
、ランダムロジックで組まれたフィルタでは汎用性がな
く、従来のディジタルシグナルプロセッサでは音声帯域
の信号を取り扱うことを目的として作られているため周
波数の高い範囲でのフィルタを構成することはできない
という欠点を有していた。
、ランダムロジックで組まれたフィルタでは汎用性がな
く、従来のディジタルシグナルプロセッサでは音声帯域
の信号を取り扱うことを目的として作られているため周
波数の高い範囲でのフィルタを構成することはできない
という欠点を有していた。
発明の目的
本発明はこのような従来の欠点を解消するものであり、
フィルタのディジタル化により、高信頼性、低価格化を
図ると共に、高速動作が可能でしかも汎用性のあるディ
ジタルフィルタを提供する。
フィルタのディジタル化により、高信頼性、低価格化を
図ると共に、高速動作が可能でしかも汎用性のあるディ
ジタルフィルタを提供する。
ものである。
発明の構成
本発明は、複数個の入力端子を持つ第１のマルチプレク
サと、２個の入力端子を持つ第２のマルチプレクサと、
定数を蓄えておく記憶装置と、乗算器と、加算器と、第
１．第２．第３のレジスタと、複数個の遅延素子が直列
に接続された複数個の遅延装置と、システムのタイミン
グを制御する制御装置を具備し、入力端子が、上記第１
のマルチプレクサの一つの入力端子に接続され、第１の
マルチプレクサの出力端子が上記乗算器の一つの入力端
子に接続され、記憶装置の出力端子が上記乗算器の他の
入力端子に接続され、上記乗算器の出力端子が、上記加
算器の一つの入力端子に接続され、加算器の他の入力端
子に上記第２のマルチプレクサの出力端子が接続され、
上記第２のマルチプレクサの一つの入力端子にゼロを入
力し、他の入力端子に上記加算器の出力を、第１のレジ
スタを介して接続すると共に、上記加算器の出力を、第
２のレジスタおよび第３のレジスタの入力端子に接続し
、直列に接続された複数の遅延装置の初段の遅延装置の
入力端子を第２のレジスタの出力端子に接続し、各遅延
装置の出力端子を、第１の １マルチプレク
サのそれぞれの入力端子に接続し、第３のレジスタの出
力端子を第１のマルチプレクサの別の入力端子に接続す
ると共に出力を取り出すようにしたディジタルフィルタ
で、高信頼性。
サと、２個の入力端子を持つ第２のマルチプレクサと、
定数を蓄えておく記憶装置と、乗算器と、加算器と、第
１．第２．第３のレジスタと、複数個の遅延素子が直列
に接続された複数個の遅延装置と、システムのタイミン
グを制御する制御装置を具備し、入力端子が、上記第１
のマルチプレクサの一つの入力端子に接続され、第１の
マルチプレクサの出力端子が上記乗算器の一つの入力端
子に接続され、記憶装置の出力端子が上記乗算器の他の
入力端子に接続され、上記乗算器の出力端子が、上記加
算器の一つの入力端子に接続され、加算器の他の入力端
子に上記第２のマルチプレクサの出力端子が接続され、
上記第２のマルチプレクサの一つの入力端子にゼロを入
力し、他の入力端子に上記加算器の出力を、第１のレジ
スタを介して接続すると共に、上記加算器の出力を、第
２のレジスタおよび第３のレジスタの入力端子に接続し
、直列に接続された複数の遅延装置の初段の遅延装置の
入力端子を第２のレジスタの出力端子に接続し、各遅延
装置の出力端子を、第１の １マルチプレク
サのそれぞれの入力端子に接続し、第３のレジスタの出
力端子を第１のマルチプレクサの別の入力端子に接続す
ると共に出力を取り出すようにしたディジタルフィルタ
で、高信頼性。
低価格を実現し、高い汎用性を有している。
実施例の説明
第１図に本発明の一実施例のディジタルフィルタのブロ
ック図を示し、動作の説明を行う。第１図において、１
はデータ入力端子、２は４入力の第１のマルチプレクサ
、３はフィルタの係数を蓄えておくメモリ、４は乗算器
、５は加算器、６は第１のレジスタ、７は第２のレジス
タ、８は第３のレジスタ、９は第１の遅延装置、１ｏは
第２の遅延装置、１１は２入力の第２のマルチプレクサ
、１２はシステムのタイミングコントローラ、１３はデ
ータ出力端子である。
ック図を示し、動作の説明を行う。第１図において、１
はデータ入力端子、２は４入力の第１のマルチプレクサ
、３はフィルタの係数を蓄えておくメモリ、４は乗算器
、５は加算器、６は第１のレジスタ、７は第２のレジス
タ、８は第３のレジスタ、９は第１の遅延装置、１ｏは
第２の遅延装置、１１は２入力の第２のマルチプレクサ
、１２はシステムのタイミングコントローラ、１３はデ
ータ出力端子である。
本実施例はパイクワッドフィルタを構成している。パイ
クワッドフィルタの特性Ｈは一般にで示される。
クワッドフィルタの特性Ｈは一般にで示される。
このフィルタの演算のブロック図を第２図に示し、演算
手順の一例を示すフローチャトを第３図に記す。
手順の一例を示すフローチャトを第３図に記す。
尚、第３図において、人ＣＣはアキュムレータと呼ばれ
る一種のレジスタであり、各ステップ３１〜３８の動作
が全て１サンプリング内に行われる。
る一種のレジスタであり、各ステップ３１〜３８の動作
が全て１サンプリング内に行われる。
次に上記演算手順に沿って本実施例の動作を説明する。
まず、第１のマルチプレクサ２によって、第２の遅延装
置１ｏの出力Ｗ２が乗算器４の一方の入力端子から入力
され、乗算器４の他方の入力端子にはメモリ３からの出
力−Ｂ２が入力され、乗算器４の出力端子にはデーター
Ｂ２ Ｘ Ｗｚ′が出力される。
置１ｏの出力Ｗ２が乗算器４の一方の入力端子から入力
され、乗算器４の他方の入力端子にはメモリ３からの出
力−Ｂ２が入力され、乗算器４の出力端子にはデーター
Ｂ２ Ｘ Ｗｚ′が出力される。
この時、第２のマルチプレクサ１１はデータゼロを選択
しており、その結果加算器５の出力端子にはデーターＢ
２ＸＷ２が出力されている。第１のレジスタ６はこの結
果−Ｂ２ＸＷ２を保持する（ステップ３１）。
しており、その結果加算器５の出力端子にはデーターＢ
２ＸＷ２が出力されている。第１のレジスタ６はこの結
果−Ｂ２ＸＷ２を保持する（ステップ３１）。
次に、第１のマルチプレクサ２によって、第１の遅延装
置９の出力Ｗ１が選ばれ、乗算器４の一方の入力端子か
ら入力され、乗算器４の他方の入力端子にはメモリ３か
らの出力−Ｂ１が入力され、乗算器４の出力端子にはデ
ーターＢ＋ＸＶ／’＋が出力されろ。この時、第２のマ
ルチプレクサ１１は第１のレジスタ６の出力データーＢ
２ＸＷ２を選択しており、加算器５の出力端子には、デ
ータ（−Ｂ２ＸＷ２ ） ＋ （−Ｂ＋ Ｘ Ｗ＋ ）
が出力されても・る。第１のレジスタ６はこの結果デー
タ（−Ｂ２ Ｘ Ｗｚ−ＢｌｘＷｌ）を保持する（ステ
ップ３２）。
置９の出力Ｗ１が選ばれ、乗算器４の一方の入力端子か
ら入力され、乗算器４の他方の入力端子にはメモリ３か
らの出力−Ｂ１が入力され、乗算器４の出力端子にはデ
ーターＢ＋ＸＶ／’＋が出力されろ。この時、第２のマ
ルチプレクサ１１は第１のレジスタ６の出力データーＢ
２ＸＷ２を選択しており、加算器５の出力端子には、デ
ータ（−Ｂ２ＸＷ２ ） ＋ （−Ｂ＋ Ｘ Ｗ＋ ）
が出力されても・る。第１のレジスタ６はこの結果デー
タ（−Ｂ２ Ｘ Ｗｚ−ＢｌｘＷｌ）を保持する（ステ
ップ３２）。
次に第１のマルチプレクサ２によって入力端子１からの
データＸが選ばれ、乗算器４の一方の入力端子から入力
され、乗算器４の他方の入力端子にはメモリ３からの出
力大０が入力され、乗算器４の出力端子にはデータＡｏ
ＸＸが出力される。この時、第２のマルチプレクサ１１
は第１のレジスタ６の出力データ（−Ｂ２ ＸＷ２−Ｂ
＋ ｘＶｈ ）を選択しており、加算器５の出力端子に
出力されているデーターＢ２ Ｘ Ｗ２−Ｂｊ Ｘ Ｗ
１＋人ｏｘＸ＝Ｗｏが第１のレジスタ６に保持されると
共に、第２のレジスタ７にも保持されろ（ステップ３３
．３４）。
データＸが選ばれ、乗算器４の一方の入力端子から入力
され、乗算器４の他方の入力端子にはメモリ３からの出
力大０が入力され、乗算器４の出力端子にはデータＡｏ
ＸＸが出力される。この時、第２のマルチプレクサ１１
は第１のレジスタ６の出力データ（−Ｂ２ ＸＷ２−Ｂ
＋ ｘＶｈ ）を選択しており、加算器５の出力端子に
出力されているデーターＢ２ Ｘ Ｗ２−Ｂｊ Ｘ Ｗ
１＋人ｏｘＸ＝Ｗｏが第１のレジスタ６に保持されると
共に、第２のレジスタ７にも保持されろ（ステップ３３
．３４）。
次に、第１のマルチプレクサ２によって、再び第２の遅
延装置１０の出力Ｗ２が選ばれ、乗算器４の一方の入力
端子から入力され、乗算器４の他方の入力端子にはメモ
リ３からの出力Ａ２が入力され、乗算器４の出力端子に
はデータＡ２ Ｘ Ｗ２が出力されろ。この時、第２の
マルチプレクサ１１は第１のレジスタ６の出力データー
Ｂ２ＸＷ２−ＢｔｘＷ’＋ −１−Ａｏ Ｘ Ｘを選択
しており、加算器５の出力端子には、データ（−Ｂ２Ｘ
Ｗ２−ＢＩ Ｘｗｊ−４−ＡＯＸｘ）十Ａ２ＸＷ２が出
力されており、このデータは第１のレジスタ６に保持さ
れる（ステップ３５）。
延装置１０の出力Ｗ２が選ばれ、乗算器４の一方の入力
端子から入力され、乗算器４の他方の入力端子にはメモ
リ３からの出力Ａ２が入力され、乗算器４の出力端子に
はデータＡ２ Ｘ Ｗ２が出力されろ。この時、第２の
マルチプレクサ１１は第１のレジスタ６の出力データー
Ｂ２ＸＷ２−ＢｔｘＷ’＋ −１−Ａｏ Ｘ Ｘを選択
しており、加算器５の出力端子には、データ（−Ｂ２Ｘ
Ｗ２−ＢＩ Ｘｗｊ−４−ＡＯＸｘ）十Ａ２ＸＷ２が出
力されており、このデータは第１のレジスタ６に保持さ
れる（ステップ３５）。
次に、第１のマルチプレクサ２によって、再び第１の遅
延装置９の出力Ｗ１が選ばれ、乗算器４の一方の入力端
子から入力され、乗算器４の他方の入力端子にはメモリ
３かもの出力Ａ１が入力され、乗算器４の出力端子には
データＡｊＸＷＩが出力される。この時、第２のマルチ
プレクサ１１は第１のレジスタ６の出力データ（−Ｂ２
ＸＷ２−Ｂ＋ ×Ｗｓ十人ａ ＸＸ＋Ａ２ ＸＷ２
）を選択しており、加算器５の出力端子にはデータ（−
Ｂ２ ＸＷ２−Ｂ＋ ｘＷ１＋人ＯｘＸ十人２ＸＷ２）
十人１×Ｗ１が出力されており、このデータは第３のレ
ジスタ８に保持される（ステップ３６）。
延装置９の出力Ｗ１が選ばれ、乗算器４の一方の入力端
子から入力され、乗算器４の他方の入力端子にはメモリ
３かもの出力Ａ１が入力され、乗算器４の出力端子には
データＡｊＸＷＩが出力される。この時、第２のマルチ
プレクサ１１は第１のレジスタ６の出力データ（−Ｂ２
ＸＷ２−Ｂ＋ ×Ｗｓ十人ａ ＸＸ＋Ａ２ ＸＷ２
）を選択しており、加算器５の出力端子にはデータ（−
Ｂ２ ＸＷ２−Ｂ＋ ｘＷ１＋人ＯｘＸ十人２ＸＷ２）
十人１×Ｗ１が出力されており、このデータは第３のレ
ジスタ８に保持される（ステップ３６）。
次に第１の遅延装置９の出力データＷ１が第２の遅延装
置１Ｑに入力され（ステップ３了）、最後に、第２のレ
ジスタ７の出力データＷＯが第１の遅延装置９に入力さ
れ（ステップ３８）て、次のサイクルに移る。
置１Ｑに入力され（ステップ３了）、最後に、第２のレ
ジスタ７の出力データＷＯが第１の遅延装置９に入力さ
れ（ステップ３８）て、次のサイクルに移る。
ここで、以降のＮ回のサイクルにおし・て、入力データ
Ｘの代わりに第３のレジスタ８の出力データを用いるこ
とによって、Ｎ＋１段のパイクワッドフィルタが構成で
きる。この場合、第１の遅延装置９および第２の遅延装
置１０を構成する遅延素子はそれぞれＮ＋１個必要にな
る。
Ｘの代わりに第３のレジスタ８の出力データを用いるこ
とによって、Ｎ＋１段のパイクワッドフィルタが構成で
きる。この場合、第１の遅延装置９および第２の遅延装
置１０を構成する遅延素子はそれぞれＮ＋１個必要にな
る。
このようにして処理されたデータは出力端子１３から取
り出される。
り出される。
以上の動作説明は基本動作を述べたもので、演算速度を
増すために、ビットの分割を行うと共に、パイプライン
処理を施してもよ（・。
増すために、ビットの分割を行うと共に、パイプライン
処理を施してもよ（・。
また、本実施例のディジタルフィルタは、メモリ３に蓄
えておくデータを変えることで、フィルタの特性も容易
に変えることができる。
えておくデータを変えることで、フィルタの特性も容易
に変えることができる。
さらに、遅延装置の数を増やして高次のフィルタを構成
できることは言うまでもな（・。
できることは言うまでもな（・。
発明の効果
以上記述したように本発明によれば、高い信頼性と低価
格を実現し、高い周波数領域で動作する汎用性の高いデ
ィジタルフィルタを実現できる。
格を実現し、高い周波数領域で動作する汎用性の高いデ
ィジタルフィルタを実現できる。
第１図は本発明の一実施例におけるディジタルフィルタ
のブロック図、第２図は同基本フィルタ構成図、第３図
は同動作を示すフローチャートである。 １・・・・・・データ入力端子、２・・・・・・第１の
マルチプレクサ、３・・・・・・メモリ、４・・・・・
・乗算器、５・・・・・・加算器、６・・・・・・第１
のレジスタ、７・・・・・・第２のレジスタ、８・・・
・・・第３のレジスタ、９・・・・・・第１の遅延装置
、１０・・・・・・第２の遅延装置、１１・・・・・・
第２のマルチプレクサ、１２・・・・・タイミングコン
トローラ。
のブロック図、第２図は同基本フィルタ構成図、第３図
は同動作を示すフローチャートである。 １・・・・・・データ入力端子、２・・・・・・第１の
マルチプレクサ、３・・・・・・メモリ、４・・・・・
・乗算器、５・・・・・・加算器、６・・・・・・第１
のレジスタ、７・・・・・・第２のレジスタ、８・・・
・・・第３のレジスタ、９・・・・・・第１の遅延装置
、１０・・・・・・第２の遅延装置、１１・・・・・・
第２のマルチプレクサ、１２・・・・・タイミングコン
トローラ。
Claims (1)
- 複数入力データの中から１つのデータを選び出す第１の
マルチプレクサと、２つの入力データの中から１つのデ
ータを選び出す第２のマルチプレクサと、所定の定数を
蓄えておく記憶装置と、２つの入力データの乗算結果を
出力する乗算器と、２つの入力データの加算結果を出力
する加算器と、計算の中間結果を蓄えておく第１、第２
のレジスタと、計算の最終結果を蓄える第３のレジスタ
と、複数個の遅延素子が直列接続された複数個の遅延装
置と、システムのタイミングを制御する制御装置を備え
、データ入力端子、各遅延装置の出力端子および第３の
レジスタの出力端子を第１のマルチプレクサの各入力端
子に接続し、上記第１のマルチプレクサの出力端子を上
記乗算器の一つの入力端子に接続し、上記乗算器の他方
の入力端子を上記記憶装置の出力端子に接続し、上記乗
算器の出力端子を加算器の一つの入力端子に接続し、上
記加算器の他方の入力端子に、一つの入力端子にゼロが
入力された第２のマルチプレクサの出力端子を接続し、
上記加算器の出力端子を、第１のレジスタを介して第２
のマルチプレクサの他方の入力端子に接続すると共に、
第２のレジスタの入力端子および第３のレジスタの入力
端子に接続し、第２のレジスタの出力端子を初段の遅延
装置の入力端子に接続し、各遅延装置をそれぞれ直列に
接続し、上記制御装置により所定の演算動作を行うよう
に各装置を作動させ、第３のレジスタの出力端子から出
力を取り出すようにしたディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17974184A JPH0622314B2 (ja) | 1984-08-28 | 1984-08-28 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17974184A JPH0622314B2 (ja) | 1984-08-28 | 1984-08-28 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6157110A true JPS6157110A (ja) | 1986-03-24 |
| JPH0622314B2 JPH0622314B2 (ja) | 1994-03-23 |
Family
ID=16071053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17974184A Expired - Lifetime JPH0622314B2 (ja) | 1984-08-28 | 1984-08-28 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622314B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199312A (ja) * | 1987-10-13 | 1989-04-18 | Oki Electric Ind Co Ltd | 演算装置 |
-
1984
- 1984-08-28 JP JP17974184A patent/JPH0622314B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199312A (ja) * | 1987-10-13 | 1989-04-18 | Oki Electric Ind Co Ltd | 演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622314B2 (ja) | 1994-03-23 |
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