JPS60136830A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はディジタル的に信号を処理する演算処理装置に
係り、特に高速性を必要とするディジタル信号処理を実
現する上で好適な高速演算処理装置に関するものである
。

〔発明の背景〕

ディジタル信号処理技術の高速化技術の１つとしてパイ
プライン制御方式が知られている。第１図にパイプライ
ン制御方式を応用した演算処理装置の例を示す。図にお
いて、１はアナログ信号をディジタル信号に変換するＡ
７Ｄ変換器、２はＡ／Ｄ変換器１により変換されたディ
ジタル信号を一時記憶するだめのラッチ回路、３ａ〜３
ｄは一定の時間単位で区切られた処理時間τの演算処理
要素、４は演算処理要素３ａ〜３ｄの演算結果を一時記
憶するラッチ回路、５はディジタル信号をアナログ信号
に変換するＤ／Ａ変換器、６は演算処理要素３ａγ３ｄ
からの信号をもとに、Ａ／　Ｄ変換器１．ラッチ回路２
及び５をコントロールするタイミング回路である。この
演算処理装置は１つの演算要素で行なった場合Ｔだけか
かる演算過程を一定の時間単位τの別々の処理に区切っ
て演算処理要素３ａ〜３ｄに割り蟲てる。つまり、連続
したデータ例、または命令をＡ／Ｄ変換器１とラッチ回
路２をへてパイプライン状に縦続接続した演算処理要素
３８の入力端から、演算処理要素３８〜３ｄの処理時間
単位と同じ時間間隔τごとに加えると、演算処理要素３
ｄの出力端からは処理結果が時間τごとに得られ、さら
にラッチ回路４とＤ／Ａ変換器５を通ることにより、ア
ナログ信号として出力される。

第２図にこのようなパイプライン処理の入出力データの
時間関係を示す。Ｄ／Ａ変換器５より最初に出力信号が
得られるのは、Ａ／Ｄ変換器１に入力信号を加えてから
Ｔ＝４τ時間後となるが、定常状態における出力結果は
、１つの演算過程にかかる時間Ｔ＝４７ではなく、１つ
の演算処理要素の処理時間単位でおるτごとに得られる
。

以上述べたように、パイプライン制御方式はディジタル
信号処理を実現するだめの高速演算処理装置の構成方式
として、適した方式であるが、より高速化をはかるため
には、演算処理要素の数をさらに増し処理要素の処理時
間τを小さくする必要がある。しかし、この点について
は次の問題が考えられる。その１つは、演算処理要素間
のデータ転送時間に関するものである。

パイプライン制御方式は、演算処理要素をパイプライン
状に縦続接続する構成方式であるため、演算処理要素間
のデータ転送が不可欠となり、どうしてもこのデータ転
送時間を、演算処理時間として考慮する必要がある。つ
まり演算処理要素の処理時間τに対して、無視できない
ほどのデータ転送時間を要する場合には、このデータ転
送時間もデータ出力の時間間隔τの中に含めて考えるこ
とが必要である。この結果、定常状態におけるデータ出
力の時間間隔は、演算処理要素間のデータ転送時間より
も短かくすることは不可能となる。

したがってこのような条件においては、演算処理要素の
数を増し、演算処理装置の高速化を追求しても、その目
標にはおのずと限度があるといった欠点があった。

また１つには、演算処理要素単体の処理時間短縮に関す
るものがある。パイプライン制御方式においては、定常
状態における出力結果の時間間隔を短かくしようとする
と、演算処理要素の処理時間τを可能な限り小さくする
ことが必要となるが各演算処理要素に割り轟てられた演
算内容を処理するために必要な時間は省略できないため
、どうしても処理時間τの短縮にも限度があるといった
欠点があった。

さらに各演算処理要素の処理時間が異なる条件において
は、次に述べる問題が考えられる。つまりこのパイプラ
イン制御方式は、演算処理要素の処理時間τがこの装置
の繰り返しデータ出力時間を決定してしまい、第３図に
示すように演算要素の処理時間が異なるケース２及び３
の場合には、最長の演算時間を有する演算処理要素の処
理時間が、繰り返しデータの出力時間間隔となるため、
それ以上の高速性を実現することは不可能といった欠点
があった。

〔発明の目的〕

本発明の目的は、高速性を必要とするディジタル信号処
理装置を実現するためのものであり、演算処理の処理時
間の短縮化方式として従来にない処理装置を提供するこ
とにある。

〔発明悔鼾の概要〕

本発明の’ｌ’！ｉ’徴とするところは、演算処理装置
と、その演算処理装置にデータを出し入れする入力装置
及び出力装置より成る演算処理装置において、複数の演
算処理要素を並列に備えていること、さらにこの複数個
の演算処理要素に一定時間間隔ごとに順次入力データを
加えると共に、前回入力したデータに対する演算処理時
間を上記一定時１！ｊ間隔ごとに順次出力するようにし
たことを特徴とする複数演算処理方式を利用したところ
にある。

〔発明の実施例〕

以下、本発明の一実施例を第４図により説明する。１は
アナログ信号をディジタル信号に変換するＡ／Ｄ変換器
、２はＡ／Ｄ変換器１から出力されるディジタル信号を
記憶するためのラッチ回路、７＆〜７ｄは外部とのデー
タ入出力機能及び演算機能を有する演算処理要素、４は
演算処理要素７ａ〜７ｄから出力される演算結果を一時
記憶するだめのラッチ回路、５はラッチ回路４の出力デ
−タをディジタル信号からアナログ信号に変換するため
のＤ／Ａ変換器、６は演算処理要素７ａ〜７ｄからの指
令信号ａ′〜ｄ′をもとにＡ／Ｄ変換器１の起動信号と
、ラッチ回路２及び４へのデータラッチ信号を出力する
だめのタイミング回路である。

次に上述した本発明の実施例の動作を説明する。

本実施例は演算処理要素７８〜７ｄを４台並列にした例
であり、４台は全く同じ機能を有し、入力データを取り
込まれてから演算を実施し、演算結果を出力するまでの
処理時間Ｔはいずれも同じである。まず演算処理要素７
ａ〜７ｄの入出データ取り込み動作について説明する。

演算処理要素７ａからの出力信号ａ′をタイミング回路
６に入力することによりタイミング回路６からタイミン
グ信号を発生させ、Ａ／Ｄ変換器１を起動し、さらにＡ
／Ｄ変換された入力データをラッチ回路２に一時記憶さ
せる。次に演算処理要素７ａは外部とのデータ入出力機
能を用いて、ラッチ回路２に記憶されたデータを取り込
み、取り込み終了と同時に必要な演算処理を開始する。

そして演算処理要素７ａへのデータの取り込みが終了し
てがら７７４時間後になるとこんどは、演算処理要素７
ｂが演算処理要素７ａと同じ動作により、Ａ／Ｄ’＆換
器１を起動し、さらに、ラッチ回路２に記憶されたデー
タを入力信号として取り込み、さらに演算処理要素７ｂ
へのデータ取り込みが終了すると、また７７４時間後に
演算処理要素７ｃが、さらに演算処理要素７ｃが入力デ
ータの取り込みを終了すると、７７４時間後、次に演算
処理要素７ｄが入力データを取り込む。演算処理要素７
ａ〜７ｄでの入力データの取り込みが終了すると、再度
、演算処理要素７ａ〜７ｄの順にデータを取り込み、繰
り返していくものである。次に演算処理要素７８〜７ｄ
からの演算結果の出力動作について説明する。演算処理
要素７ａ〜７ｄそれぞれの演算処理時間は１時間と全く
同じであるから、演算処理要素７ａ〜７ｄそれぞれにＴ
／　時間差で入力デ−りを加え、演算結果をラッチ回路
４に出力すると、第５図に示すように、Ｄ／Ａ出力は、
演算処理要素７ａが入力データを取り込んでから１時間
後に出力を開始し、それ以後はＴ／４時間間隔ごとに演
算結果を出力する。

つまり本実施例によれば、演算処理時間として１時間を
要する演算処理要素を４台並列にし、順次、Ｔ／４時間
間隔で入力データの取り込み、演算処理、演算結果の出
力を繰シ返し実行することにより、結果的にＴ／４時間
間隔で出力データを得ることが可能である。また本方式
において、さらに高速化をはかるためには、パイプライ
ン制御方式と同じく、演算処理要素の数を増すことが必
要となるが、この点に関し特に問題となる点はない。つ
まり、本方式においては、演算処理要素のパイプライン
接続をさけ、並列接続を採用していることから、演算処
理要素間のデータ転送は不用であり、演算処理要素の処
理時間Ｔにデータ転送時間を含めて考える必要もないと
いった効果がある。またパイプライン制御方式において
、定常状態における出力結果の時間間隔を短縮するため
には、演算処理要素の処理時間を可能な限り小さくする
ことが必要となるが、本方式においては、演算処理要素
の処理時間には特に制限はなく、できるだけ小さくする
必要もない。といった効果がある。

〔発明の効果〕

以上説明したように、本発明によれば演算処理要素の台
数を増すことにより、演算処理装置の見かけ上のサンプ
リング周期を短縮することができるため、ディジタル演
算処理装置の高速化の要求に対応することができるもの
である。

【図面の簡単な説明】

第１図は従来のパイプライン制御方式の演算処理装置の
構成図、第２図は第１図に示す装置のパイプライン処理
の入出力データの時間関係を示す図、第３図は第１図に
示す装置の演算要素の処理時間が異なる場合のパイプラ
イン処理内容を示す概念図、第４図は本発明の演算処理
要素の一実施例を示す構成図、第５図は、第４図に示し
た本発明の装置の一実施例における入出力データの時間
関係を示す図である。 １・・・Ａ／Ｄ変換器、２・・・ラッチ回路、３ａ〜３
ｄ・・・演算処理要素、４・・・ラッチ回路、５・・・
Ｄ／Ａ変換器、６−・・タイミング回路、７ａ〜７ｄ・
・・演算処理要素。 才　１　圀 才　２　日 才　４　（３）

Claims (1)

1. 【特許請求の範囲】 １、演算処理要素と、その演算処理要素にデータを出し
   入れする入力装置及び出力装置より成る演算処理装置に
   おいて、複数の演算処理要素を並列に゛備え、これら複
   数個の演算処理要素に一定時間間隔ごとに順次入力デー
   タを加えると共に、前回入力したデータに対する演算処
   理結果を、上記一定時間間隔ごとに順次出力するように
   したことを特徴とする複数演算処理方式を利用した演算
   処理装置。 ２．１つの演算処理要素の処理時間よりも短い、一定時
   間間隔で順次データを入出力することを特徴とする特許
   請求範囲第１項記載の演算処理装置。