JPH0289425A - シフトデータ処理回路 - Google Patents
シフトデータ処理回路Info
- Publication number
- JPH0289425A JPH0289425A JP24156288A JP24156288A JPH0289425A JP H0289425 A JPH0289425 A JP H0289425A JP 24156288 A JP24156288 A JP 24156288A JP 24156288 A JP24156288 A JP 24156288A JP H0289425 A JPH0289425 A JP H0289425A
- Authority
- JP
- Japan
- Prior art keywords
- data
- shift register
- terminal
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 23
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、ディジタルオーディオ機器等に使用される
シフトデータ処理回路に関する。
シフトデータ処理回路に関する。
(従来の技術)
アナログからディジタルへの移行はあらゆる分野に及び
、例えばオーディオ機器の分野におけるレコードプレー
ヤからコンパクトディスクプレーヤへの移行はその顕著
な具体例である。
、例えばオーディオ機器の分野におけるレコードプレー
ヤからコンパクトディスクプレーヤへの移行はその顕著
な具体例である。
ところで、このようなディジタルオーディオ機器は、本
質的にはディジタルデータを処理する回路からなるもの
であるため、従来にない複雑な各種回路を必要とする。
質的にはディジタルデータを処理する回路からなるもの
であるため、従来にない複雑な各種回路を必要とする。
しかしながら、量産を前提とする場合には、こうした複
雑な回路を簡素化し、コストダウンを図ることが強く要
求される。
雑な回路を簡素化し、コストダウンを図ることが強く要
求される。
シリアルオーディオデータであるシフトデータをディジ
タル演算で処理するシフトデータ処理回路はその一つで
ある。第3図はこのようなシフトデータ処理回路を示し
ている。同図に示すように、このシフトデータ処理回路
はシリアル−パラレル変換回路1、データ処理回路2、
パラレル−シリアル変換回路3から構成される。そして
、このシフトデータ処理回路では、前段から送出される
シリアルデータであるオーディオデータをシリアル−パ
ラレル変換回路1によりパラレルデータに変換した後、
データ処理回路2にて演算処理を行い、再びパラレル−
シリアル変換回路3によりシリアルデータに変換して後
段に送出している。このようなシフトデータ処理回路で
は、シリアル演算等の回路を使ってデータ処理回路2を
コンパクトに構成しているものの、シリアル−パラレル
変換回路1及びパラレル−シリアル変換回路3のデータ
変換回路が、本来のデータ処理を行うデータ処理回路2
以外に必要であるため、複雑な回路構成となる。しかも
、この場合には、データ変換回路はデータ処理回路と比
べて比較的大きな素子で占めるので、回路規模が大きく
なる。
タル演算で処理するシフトデータ処理回路はその一つで
ある。第3図はこのようなシフトデータ処理回路を示し
ている。同図に示すように、このシフトデータ処理回路
はシリアル−パラレル変換回路1、データ処理回路2、
パラレル−シリアル変換回路3から構成される。そして
、このシフトデータ処理回路では、前段から送出される
シリアルデータであるオーディオデータをシリアル−パ
ラレル変換回路1によりパラレルデータに変換した後、
データ処理回路2にて演算処理を行い、再びパラレル−
シリアル変換回路3によりシリアルデータに変換して後
段に送出している。このようなシフトデータ処理回路で
は、シリアル演算等の回路を使ってデータ処理回路2を
コンパクトに構成しているものの、シリアル−パラレル
変換回路1及びパラレル−シリアル変換回路3のデータ
変換回路が、本来のデータ処理を行うデータ処理回路2
以外に必要であるため、複雑な回路構成となる。しかも
、この場合には、データ変換回路はデータ処理回路と比
べて比較的大きな素子で占めるので、回路規模が大きく
なる。
(発明が解決しようとする課題)
このように従来のシフトデータ処理回路では、シリアル
演算等の回路を使ってデータ処理回路をコンパクトに構
成しているものの、データ変換回路が本来のデータ処理
を行うデータ処理回路以外に必要であるため、複雑な回
路構成になるという課題がある。しかも、データ変換回
路はデータ処理回路と比べて比較的大きな素子で占める
ので、回路規模が大きくなるという課題がある。
演算等の回路を使ってデータ処理回路をコンパクトに構
成しているものの、データ変換回路が本来のデータ処理
を行うデータ処理回路以外に必要であるため、複雑な回
路構成になるという課題がある。しかも、データ変換回
路はデータ処理回路と比べて比較的大きな素子で占める
ので、回路規模が大きくなるという課題がある。
この発明は、回路構成を簡素化するとともに、回路規模
を縮小したシフトデータ処理回路を実現することを目的
としている。
を縮小したシフトデータ処理回路を実現することを目的
としている。
[発明の構成]
(課題を解決するための手段)
この発明は、シリアル入出端子及びパラレル入出力端子
を有するシフトレジスタと、パラレル入出力端子を有し
、所定の演算を行うデータ処理回路とを備え、入力デー
タを前記シフトレジスタのシリアル入力端子より入力さ
せ、前記シフトレジスタのパラレル出力端子より出力さ
れるパラレルデータを前記データ処理回路のパラレル入
力端子より入力させて所定の演算を行わせ、前記データ
処理回路のパラレル出力端子より出力される前記演算結
果のパラレルデータを前記シフトレジスタのパラレル入
力端子より入力させるとともに、出力データを前記シフ
トレジスタのシリアル出力端子より出力させることによ
り、前記した課題を解決している。
を有するシフトレジスタと、パラレル入出力端子を有し
、所定の演算を行うデータ処理回路とを備え、入力デー
タを前記シフトレジスタのシリアル入力端子より入力さ
せ、前記シフトレジスタのパラレル出力端子より出力さ
れるパラレルデータを前記データ処理回路のパラレル入
力端子より入力させて所定の演算を行わせ、前記データ
処理回路のパラレル出力端子より出力される前記演算結
果のパラレルデータを前記シフトレジスタのパラレル入
力端子より入力させるとともに、出力データを前記シフ
トレジスタのシリアル出力端子より出力させることによ
り、前記した課題を解決している。
(作 用)
この発明では、入力側シフトレジスタの機能と出力側シ
フトレジスタの機能を1組のシフトレジスタにより共有
させているので、データ変換回路の構成が従来に比べ半
減する。従って、回路構成は簡素化する。また、データ
処理回路と比べて比較的大きな素子で占めるデータ変換
回路の構成が半減されるので、回路規模が効果的に縮小
する。
フトレジスタの機能を1組のシフトレジスタにより共有
させているので、データ変換回路の構成が従来に比べ半
減する。従って、回路構成は簡素化する。また、データ
処理回路と比べて比較的大きな素子で占めるデータ変換
回路の構成が半減されるので、回路規模が効果的に縮小
する。
(実施例)
次に、この発明の詳細な説明する。
第1図はこの発明の一実施例に係るシフトデータ処理回
路の構成を示す図である。
路の構成を示す図である。
同図に示すシフトデータ処理回路は、第3図におけるシ
リアル−パラレル変換回路1及びパラレル−シリアル変
換回路3に相当するフリップフロップ回路4及び第1の
シフトレジスタ5と、データ処理回路2に相当する第2
のシフトレジスタ6及びデータ処理回路7から構成され
る。尚、この実施例では、データ処理回路7は例えばC
D付きラジオカセットテープレコーダ等の小型音響機器
に使用されるアッテネーションデータ生成回路であると
する。
リアル−パラレル変換回路1及びパラレル−シリアル変
換回路3に相当するフリップフロップ回路4及び第1の
シフトレジスタ5と、データ処理回路2に相当する第2
のシフトレジスタ6及びデータ処理回路7から構成され
る。尚、この実施例では、データ処理回路7は例えばC
D付きラジオカセットテープレコーダ等の小型音響機器
に使用されるアッテネーションデータ生成回路であると
する。
前段から送出される入力データ(シリアルデータ)は、
フリップフロップ回路4のD端子に入力され、Q端子よ
り第1のシフトレジスタ5のシリアル入力(Sり端子に
入力されるようになっている。第1のシフトレジスタ5
のパラレル出力(PO)端子から出力される16ビツト
のパラレルデータは、桁が反転して第2のシフトレジス
タ6のパラレル入力(Pl)端子に入力されるようにな
っている。第2のシフトレジスタ6のシリアル出力(S
o)端子から出力されるシリアルデータは、データ処理
回路7に入力されるようになっている。データ処理回路
から出力されるシリアルデータは、第2のシフトレジス
タ6のSl端子に入力されるようになっている。第2の
シフトレジスタ6のPO端子から出力される16ビツト
のパラレルデータは、桁が反転して第1のシフトレジス
タ5のPO端子に入力されるようになっている。第1の
シフトレジスタ5のSO端子から出力される出力データ
(シリアルデータ)は、後段の回路に送出されるように
なっている。尚、上記桁の反転は、シフトレジスタ間の
PO端子とP!端子とを、例えばMSBとLSBという
ように、交差するように接続することにより行われる。
フリップフロップ回路4のD端子に入力され、Q端子よ
り第1のシフトレジスタ5のシリアル入力(Sり端子に
入力されるようになっている。第1のシフトレジスタ5
のパラレル出力(PO)端子から出力される16ビツト
のパラレルデータは、桁が反転して第2のシフトレジス
タ6のパラレル入力(Pl)端子に入力されるようにな
っている。第2のシフトレジスタ6のシリアル出力(S
o)端子から出力されるシリアルデータは、データ処理
回路7に入力されるようになっている。データ処理回路
から出力されるシリアルデータは、第2のシフトレジス
タ6のSl端子に入力されるようになっている。第2の
シフトレジスタ6のPO端子から出力される16ビツト
のパラレルデータは、桁が反転して第1のシフトレジス
タ5のPO端子に入力されるようになっている。第1の
シフトレジスタ5のSO端子から出力される出力データ
(シリアルデータ)は、後段の回路に送出されるように
なっている。尚、上記桁の反転は、シフトレジスタ間の
PO端子とP!端子とを、例えばMSBとLSBという
ように、交差するように接続することにより行われる。
これは、入力データがMSBファーストで入力されるが
、アッテネーションデータ生成回路等のデータ処理回路
ではLSBファーストで処理されるからである。
、アッテネーションデータ生成回路等のデータ処理回路
ではLSBファーストで処理されるからである。
また、このシフトデータ処理回路に供給されるシフトク
ロックは、フリップフロップ回路4のCK端子に入力さ
れるとともに、反転回路8を介して第1および第2のシ
フトレジスタ5.6のCK端子に入力されるようになっ
ている。
ロックは、フリップフロップ回路4のCK端子に入力さ
れるとともに、反転回路8を介して第1および第2のシ
フトレジスタ5.6のCK端子に入力されるようになっ
ている。
更に、このシフトデータ処理回路に供給されるロード信
号は、第1および第2のシフトレジスタ5.6のLD端
子に入力されるようになっている。
号は、第1および第2のシフトレジスタ5.6のLD端
子に入力されるようになっている。
第2図は、上述した入力データとクロックとロド信号と
の関係を示すタイミングチャートである。入力データは
、シリアルに16ビツトMSBファーストで入力される
。入力データはシフトクロックの立ち下がりに同期して
変化し、シフトクロックの立ち上がりでは安定した状態
にある。
の関係を示すタイミングチャートである。入力データは
、シリアルに16ビツトMSBファーストで入力される
。入力データはシフトクロックの立ち下がりに同期して
変化し、シフトクロックの立ち上がりでは安定した状態
にある。
次に、動作を説明する。
前段から送出される入力データ(シリアルデータ)は、
フリップフロップ回路4を介し、第1のシフトレジスタ
5のSl端子にシフトクロックに同期しつつ入力されて
いる。
フリップフロップ回路4を介し、第1のシフトレジスタ
5のSl端子にシフトクロックに同期しつつ入力されて
いる。
そして、第1のシフトレジスタ5のSl端子にLSBが
入力されると、このタイミングでロード信号が第1のシ
フトレジスタ5のLD端子に入力され、第1のシフトレ
ジスタ5のPO端子よりパラレルデータが出力され第2
のシフトレジスタ6のPI端子に入力される。
入力されると、このタイミングでロード信号が第1のシ
フトレジスタ5のLD端子に入力され、第1のシフトレ
ジスタ5のPO端子よりパラレルデータが出力され第2
のシフトレジスタ6のPI端子に入力される。
この第2のシフトレジスタ6に入力されたデータは、シ
フトクロックに同期して、シリアルデータとしてSO端
子からデータ処理回路7に入力され、ここで所定の演算
が行われ、第2のシフトレジスタ6のSl端子に入力さ
れる。
フトクロックに同期して、シリアルデータとしてSO端
子からデータ処理回路7に入力され、ここで所定の演算
が行われ、第2のシフトレジスタ6のSl端子に入力さ
れる。
そして、第2のシフトレジスタ6のSl端子にLSBが
入力されると、このタイミングでロード信号が第2のシ
フトレジスタ6のLD端子に入力され、第2のシフトレ
ジスタ6のPO端子よりパラレルデータが出力され第1
のシフトレジスタ5のPI端子に入力される。
入力されると、このタイミングでロード信号が第2のシ
フトレジスタ6のLD端子に入力され、第2のシフトレ
ジスタ6のPO端子よりパラレルデータが出力され第1
のシフトレジスタ5のPI端子に入力される。
この後、この第1のシフトレジスタ5に入力されたデー
タは、シフトクロックに同期して、第1のシフトレジス
タ5のSO端子から出力され、出力データとして後段の
回路に送出される。
タは、シフトクロックに同期して、第1のシフトレジス
タ5のSO端子から出力され、出力データとして後段の
回路に送出される。
このように、上述のシフトデータ処理回路では、入力側
に必要なシリアル−パラレル変換回路と出力側に必要な
パラレル−シリアル変換回路の機能を、フリップフロッ
プ回路4及び第1のシフトレジスタ5により構成される
1組のデータ変換回路により処理している。換言する
ならば、このシフトデータ処理回路では、2つの変換機
能を1組の回路により共有している。このため、データ
変換7回路の構成が従来に比べて半減し、シフトデータ
処理回路の構成は簡素化する。また、データ変換回路は
データ処理回路と比べて比較的大きな素子で占めるもの
であるから、このデータ変換回路の構成を半減すること
により、回路規模が効果的に縮小する。
に必要なシリアル−パラレル変換回路と出力側に必要な
パラレル−シリアル変換回路の機能を、フリップフロッ
プ回路4及び第1のシフトレジスタ5により構成される
1組のデータ変換回路により処理している。換言する
ならば、このシフトデータ処理回路では、2つの変換機
能を1組の回路により共有している。このため、データ
変換7回路の構成が従来に比べて半減し、シフトデータ
処理回路の構成は簡素化する。また、データ変換回路は
データ処理回路と比べて比較的大きな素子で占めるもの
であるから、このデータ変換回路の構成を半減すること
により、回路規模が効果的に縮小する。
尚、上述した実施例では、ディジタルオーディオ機器に
使用されるデータ処理回路について説明したが、本発明
はこれに限定されものではなく、ディジタル系の各種機
器に適用可能である。
使用されるデータ処理回路について説明したが、本発明
はこれに限定されものではなく、ディジタル系の各種機
器に適用可能である。
[発明の効果]
以上説明したように、この発明によれば、データ変換側
の入力側シフトレジスタの機能と出力側シフトレジスタ
の機能を 1組のシフトレジスタにより共有させている
ので、回路構成は簡素化し、回路規模が縮小する。
の入力側シフトレジスタの機能と出力側シフトレジスタ
の機能を 1組のシフトレジスタにより共有させている
ので、回路構成は簡素化し、回路規模が縮小する。
第1図はこの発明の一実施例に係るシフトブタ処理回路
の構成を示す図、第2図は入力データとクロックとロー
ド信号との関係を示すタイミングチャート、第3図は従
来のシフトデータ処理回路の構成を示す図である。 4・・・フリップフロップ回路、5・・・第1のシフト
レジスタ、6・・・第2のシフトレジスタ、7・・・デ
ータ処理回路。 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第1 第2図 ↑ ロード′
の構成を示す図、第2図は入力データとクロックとロー
ド信号との関係を示すタイミングチャート、第3図は従
来のシフトデータ処理回路の構成を示す図である。 4・・・フリップフロップ回路、5・・・第1のシフト
レジスタ、6・・・第2のシフトレジスタ、7・・・デ
ータ処理回路。 出願人 株式会社 東芝 代理人 弁理士 須 山 佐 − 第1 第2図 ↑ ロード′
Claims (1)
- シリアル入出端子及びパラレル入出力端子を有するシフ
トレジスタと、パラレル入出力端子を有し、所定の演算
を行うデータ処理回路とを備え、入力データを前記シフ
トレジスタのシリアル入力端子より入力させ、前記シフ
トレジスタのパラレル出力端子より出力されるパラレル
データを前記データ処理回路のパラレル入力端子より入
力させて所定の演算を行わせ、前記データ処理回路のパ
ラレル出力端子より出力される前記演算結果のパラレル
データを前記シフトレジスタのパラレル入力端子より入
力させるとともに、出力データを前記シフトレジスタの
シリアル出力端子より出力させることを特徴とするシフ
トデータ処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24156288A JPH0289425A (ja) | 1988-09-27 | 1988-09-27 | シフトデータ処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24156288A JPH0289425A (ja) | 1988-09-27 | 1988-09-27 | シフトデータ処理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0289425A true JPH0289425A (ja) | 1990-03-29 |
Family
ID=17076188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24156288A Pending JPH0289425A (ja) | 1988-09-27 | 1988-09-27 | シフトデータ処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0289425A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008250783A (ja) * | 2007-03-30 | 2008-10-16 | Toshiba Information Systems (Japan) Corp | 乱数生成システム、乱数生成方法及びコンピュータ |
JP2009048553A (ja) * | 2007-08-22 | 2009-03-05 | Toshiba Information Systems (Japan) Corp | 乱数生成システム、乱数生成方法及びコンピュータ |
-
1988
- 1988-09-27 JP JP24156288A patent/JPH0289425A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008250783A (ja) * | 2007-03-30 | 2008-10-16 | Toshiba Information Systems (Japan) Corp | 乱数生成システム、乱数生成方法及びコンピュータ |
JP2009048553A (ja) * | 2007-08-22 | 2009-03-05 | Toshiba Information Systems (Japan) Corp | 乱数生成システム、乱数生成方法及びコンピュータ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4802136A (en) | Data delay/memory circuit | |
JPH0346415A (ja) | ディジタル・アナログ変換回路 | |
JP3956582B2 (ja) | A/d変換回路 | |
JPH0289425A (ja) | シフトデータ処理回路 | |
JP3312538B2 (ja) | 音響信号処理装置 | |
JPH05315971A (ja) | シリアル−パラレル変換回路 | |
JPH01112182A (ja) | モード設定回路 | |
JPS62233931A (ja) | パラレル・シリアル変換器 | |
JP2731881B2 (ja) | マーク率設定回路 | |
JP2708994B2 (ja) | デルタ・シグマ型d/a変換器 | |
JPH01314023A (ja) | ディジタル信号処理回路 | |
KR920000407Y1 (ko) | Dat시스템에서의 샘플링 데이타 변환회로 | |
SU1599995A1 (ru) | Устройство дл преобразовани импульсно-кодомодулированных сигналов в дельта-модулированные сигналы | |
JPS63313919A (ja) | 並一直変換装置 | |
SU907796A1 (ru) | Параллельно-последовательный аналого-цифровой преобразователь | |
JPH02180432A (ja) | ディジタル/アナログ変換装置 | |
JPH0754913B2 (ja) | デ−タ変換回路 | |
JPH03255721A (ja) | ノイズシェーピング型量子化装置 | |
JPH039643B2 (ja) | ||
JPS61284117A (ja) | 逐次比較型a/d変換器 | |
JPS59207733A (ja) | A/dコンバ−タ | |
JPS636920A (ja) | デルタ・シグマ・アナログ・デジタル変換器 | |
JPS63299511A (ja) | ディジタルフィルタ装置 | |
JPS59158186U (ja) | デジタル画像処理回路 | |
JPH02127900A (ja) | 信号変換回路 |