JPH039643B2 - - Google Patents
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- JPH039643B2 JPH039643B2 JP55120588A JP12058880A JPH039643B2 JP H039643 B2 JPH039643 B2 JP H039643B2 JP 55120588 A JP55120588 A JP 55120588A JP 12058880 A JP12058880 A JP 12058880A JP H039643 B2 JPH039643 B2 JP H039643B2
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- Japan
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- input
- sampling frequency
- output
- frequency
- clock
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
- H03H2017/0247—Parallel structures using a slower clock
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Computing Systems (AREA)
- Theoretical Computer Science (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は標本化周波数変換回路に関し、より詳
しくは、一定の周波数で標本化されたデータ系列
の標本化周波数の変換処理をデイジタル的に行う
回路に関する。
しくは、一定の周波数で標本化されたデータ系列
の標本化周波数の変換処理をデイジタル的に行う
回路に関する。
デイジタル信号処理の技術が音声信号や画像信
号を含む広い分野に応用されている。このデイジ
タル信号処理技術の１つに標本化データの標本化
周波数の変換技術がある。
号を含む広い分野に応用されている。このデイジ
タル信号処理技術の１つに標本化データの標本化
周波数の変換技術がある。
非巡回型低域フイルタで構成した従来の標本化
周波数変換回路の１例のブロツク回路図を第１図
に示す。第１図において、１（０），１(1)，…お
よび１（20）からなる21段の多入力のシフトレジ
スタ１の入力２にデータ系列Xiが後述するダミ
ー用の信号“０”を含めて入力される。多入力の
シフトレジスタを構成する複数個のフリツプフロ
ツプ１（０），１(1)，…は非巡回型低域フイルタ
の係数乗算器３（０），３(1)，…３（20）にそれ
ぞれ接続されている。係数乗算器３の出力は加算
器４に入力され、加算器４の出力に出力データ系
列Yiが得られる。入力データ系列Xiの標本化周
波数と出力データ系列Yiの標本化周波数との最
小公倍数をfnとすると、入力および出力の動作は
周波数fnのクロツク信号で行われる。係数乗算器
３（０），３(1)，…，３（20）のタツプ係数、す
なわちフイルタのタツプ係数をそれぞれ、h0，
h1，…，h20、また、ダミー用の信号“０”を含
めた入力および出力データ系列をそれぞれX′i，
Y′iとすると、出力データ系列Yiは次の式(1)で表
わされる。
周波数変換回路の１例のブロツク回路図を第１図
に示す。第１図において、１（０），１(1)，…お
よび１（20）からなる21段の多入力のシフトレジ
スタ１の入力２にデータ系列Xiが後述するダミ
ー用の信号“０”を含めて入力される。多入力の
シフトレジスタを構成する複数個のフリツプフロ
ツプ１（０），１(1)，…は非巡回型低域フイルタ
の係数乗算器３（０），３(1)，…３（20）にそれ
ぞれ接続されている。係数乗算器３の出力は加算
器４に入力され、加算器４の出力に出力データ系
列Yiが得られる。入力データ系列Xiの標本化周
波数と出力データ系列Yiの標本化周波数との最
小公倍数をfnとすると、入力および出力の動作は
周波数fnのクロツク信号で行われる。係数乗算器
３（０），３(1)，…，３（20）のタツプ係数、す
なわちフイルタのタツプ係数をそれぞれ、h0，
h1，…，h20、また、ダミー用の信号“０”を含
めた入力および出力データ系列をそれぞれX′i，
Y′iとすると、出力データ系列Yiは次の式(1)で表
わされる。
Y′i＝20
〓k=0
hkX′i-k …(1)
第１図の従来の回路における入力および出力と
クロツク信号との関係を第２図ａおよび第２図ｂ
にそれぞれ示す。以下において周波数を正規化し
て表わすと、第２図ａおよびｂにおいては、入力
の標本化周波数を５とし、これを４の標本化周波
数のデータ系列に変換する場合を想定している。
入力と出力の標本化周波数の最小公倍数fnは従つ
て20である。周波数５の入力データ系列X0，X1，
X2，…は周波数２０のクロツク信号の中の４つ
目毎のクロツクC0，C4，C8，…で入力され、他
のクロツクではダミーとして“０”が入力され
る。周波数４の出力データ系列Y0，Y1，Y2，…
は周波数２０のクロツク信号の中の５つ目毎のク
ロツク、例えばC0，C5，C10，…で出力される。
すなわち実際の出力データYiはこうして得られ
た出力データ系列Y′iから出力標本化周波数４に
応じた間隔で上記の５つ目毎のクロツクC0，C5，
C10，…以外のクロツクにおける信号を間引くこ
とにより得られる。入力および出力の標本化周波
数は上記の場合に限らず、いかなる周波数につい
ても同様にして周波数変換が可能である。
クロツク信号との関係を第２図ａおよび第２図ｂ
にそれぞれ示す。以下において周波数を正規化し
て表わすと、第２図ａおよびｂにおいては、入力
の標本化周波数を５とし、これを４の標本化周波
数のデータ系列に変換する場合を想定している。
入力と出力の標本化周波数の最小公倍数fnは従つ
て20である。周波数５の入力データ系列X0，X1，
X2，…は周波数２０のクロツク信号の中の４つ
目毎のクロツクC0，C4，C8，…で入力され、他
のクロツクではダミーとして“０”が入力され
る。周波数４の出力データ系列Y0，Y1，Y2，…
は周波数２０のクロツク信号の中の５つ目毎のク
ロツク、例えばC0，C5，C10，…で出力される。
すなわち実際の出力データYiはこうして得られ
た出力データ系列Y′iから出力標本化周波数４に
応じた間隔で上記の５つ目毎のクロツクC0，C5，
C10，…以外のクロツクにおける信号を間引くこ
とにより得られる。入力および出力の標本化周波
数は上記の場合に限らず、いかなる周波数につい
ても同様にして周波数変換が可能である。
しかしながら、上記の従来回路によれば、入力
標本化周波数に対応しないクロツク、例えば第２
図のクロツクC1，C2，C3、やC5，C6，C7等にお
いて、入力データ系列Xiにダミーの“０”を含
めて入力しなければならないので、シフトレジス
タの段数が大となるという問題点がある。例えば
第２図の例では、入力レジスタに６個の入力デー
タ系列X0，X1，…X5を入力するためには、実際
には、X0，０，０，０，X1，０，０，０，X2，
０，０，０，…，X5を入力しなければならず21
段のシフトレジスタが必要となる。さらに、入出
力動作をさせるためのクロツク周波数は入力標本
化周波数と出力標本化周波数の最小公倍数である
ので、一般的には入力標本化周波数より高い周波
数のクロツク信号を用いる必要があり、従つてク
ロツク発生器は動作が不安定でかつ高価格である
という問題点もある。
標本化周波数に対応しないクロツク、例えば第２
図のクロツクC1，C2，C3、やC5，C6，C7等にお
いて、入力データ系列Xiにダミーの“０”を含
めて入力しなければならないので、シフトレジス
タの段数が大となるという問題点がある。例えば
第２図の例では、入力レジスタに６個の入力デー
タ系列X0，X1，…X5を入力するためには、実際
には、X0，０，０，０，X1，０，０，０，X2，
０，０，０，…，X5を入力しなければならず21
段のシフトレジスタが必要となる。さらに、入出
力動作をさせるためのクロツク周波数は入力標本
化周波数と出力標本化周波数の最小公倍数である
ので、一般的には入力標本化周波数より高い周波
数のクロツク信号を用いる必要があり、従つてク
ロツク発生器は動作が不安定でかつ高価格である
という問題点もある。
クロツク周波数を低くするために、変換用の回
路（フイルタ）をいくつかの群に分割し、この群
を入力標本化周波数に等しい周波数のクロツクで
駆動する方式が既に提案されている。すなわち、
第１図および第２図を参照すると、係数乗算器３
（０），３(4)，３(8)，３(12)，３（16）および３
（20）はクロツクC0，C4，C8，C12，C16，C20，
…でのみ“０”以外の出力が得られ、係数乗算器
３(1)，３(5)，３(9)，…はクロツクC1，C5，C9，
…でのみ“０”以外の出力が得られること等に着
目して、係数乗算器３（０），３(4)，３(8)，…を
１つの群とし、係数乗算器３(1)，３(5)，３(9)，…
を他の１つの群とする等で、変換回路を構成する
フイルタをいくつかの群に分割し、これらの群を
入力標本化周波数に等しい周波数のクロツクで駆
動しても周波数変換を行うことができる。この従
来方式によればクロツク周波数は低くなるが、シ
フトレジスタが単に分割されただけであり、シフ
トレジスタを構成するフリツプフロツプの数が大
であるという問題は依然として解決されていな
い。
路（フイルタ）をいくつかの群に分割し、この群
を入力標本化周波数に等しい周波数のクロツクで
駆動する方式が既に提案されている。すなわち、
第１図および第２図を参照すると、係数乗算器３
（０），３(4)，３(8)，３(12)，３（16）および３
（20）はクロツクC0，C4，C8，C12，C16，C20，
…でのみ“０”以外の出力が得られ、係数乗算器
３(1)，３(5)，３(9)，…はクロツクC1，C5，C9，
…でのみ“０”以外の出力が得られること等に着
目して、係数乗算器３（０），３(4)，３(8)，…を
１つの群とし、係数乗算器３(1)，３(5)，３(9)，…
を他の１つの群とする等で、変換回路を構成する
フイルタをいくつかの群に分割し、これらの群を
入力標本化周波数に等しい周波数のクロツクで駆
動しても周波数変換を行うことができる。この従
来方式によればクロツク周波数は低くなるが、シ
フトレジスタが単に分割されただけであり、シフ
トレジスタを構成するフリツプフロツプの数が大
であるという問題は依然として解決されていな
い。
本発明の目的は、前述の従来装置における問題
点にかんがみ、標本化周波数変換装置において、
係数乗算器をいくつかの群に分割してこれらの群
を出力標本化周波数に等しい周波数のクロツクで
動作させると共に、入力データ蓄積用レジスタを
入力標本化周波数に等しい周波数で動作させると
いう構想に基づき、駆動クロツク周波数を低くし
あわせて入力データ蓄積用レジスタの段数を低減
することにある。
点にかんがみ、標本化周波数変換装置において、
係数乗算器をいくつかの群に分割してこれらの群
を出力標本化周波数に等しい周波数のクロツクで
動作させると共に、入力データ蓄積用レジスタを
入力標本化周波数に等しい周波数で動作させると
いう構想に基づき、駆動クロツク周波数を低くし
あわせて入力データ蓄積用レジスタの段数を低減
することにある。
本発明において提供されるものは、入力データ
の標本化周波数と出力データの標本化周波数との
比が整数比となる場合において、入力標本化周波
数と出力標本化周波数をその最大公約数で割つて
正規化したとき、 該正規化した入力標本化周波数の値に等しい段
数からなり、入力データの標本化周波数に等しい
周波数の入力クロツクに応じて入力データを収容
するシフトレジスタ、 該シフトレジスタの各々の段に対応して設けら
れ、該シフトレジスタの段数と同数の係数乗算器
群、 該係数乗算器群の各々に含まれ、該各係数乗算
器群内で、正規化された出力標本化周波数の値と
同数の、変換用フイルタのタツプ係数をもつ係数
乗算器、 出力データの標本化周波数に等しいアドレス切
換えタイミングで、該シフトレジスタの各段の出
力と、該各段の出力に対応する係数乗算器群内の
１つの係数乗算器の入力との接続を順次選択的に
切換えるアドレス選択回路、及び 出力データの標本化周波数に等しい周波数の演
算クロツクに応じて該係数乗算器において演算さ
れた入力データとタツプ係数との演算結果を、該
演算クロツクの周波数と等しい周波数の出力クロ
ツクに応じて加算して出力する加算器を具備する
ことを特徴とする標本化周波数変換回路である。
の標本化周波数と出力データの標本化周波数との
比が整数比となる場合において、入力標本化周波
数と出力標本化周波数をその最大公約数で割つて
正規化したとき、 該正規化した入力標本化周波数の値に等しい段
数からなり、入力データの標本化周波数に等しい
周波数の入力クロツクに応じて入力データを収容
するシフトレジスタ、 該シフトレジスタの各々の段に対応して設けら
れ、該シフトレジスタの段数と同数の係数乗算器
群、 該係数乗算器群の各々に含まれ、該各係数乗算
器群内で、正規化された出力標本化周波数の値と
同数の、変換用フイルタのタツプ係数をもつ係数
乗算器、 出力データの標本化周波数に等しいアドレス切
換えタイミングで、該シフトレジスタの各段の出
力と、該各段の出力に対応する係数乗算器群内の
１つの係数乗算器の入力との接続を順次選択的に
切換えるアドレス選択回路、及び 出力データの標本化周波数に等しい周波数の演
算クロツクに応じて該係数乗算器において演算さ
れた入力データとタツプ係数との演算結果を、該
演算クロツクの周波数と等しい周波数の出力クロ
ツクに応じて加算して出力する加算器を具備する
ことを特徴とする標本化周波数変換回路である。
入力クロツクの周波数は入力データの標本化周
波数に等しくし、出力クロツクの周波数は出力デ
ータの標本化周波数に等しくすることにより回路
の動作クロツク周波数は低くなる。
波数に等しくし、出力クロツクの周波数は出力デ
ータの標本化周波数に等しくすることにより回路
の動作クロツク周波数は低くなる。
以下、本発明による標本化周波数変換回路の実
施例を第３図および第４図に基づき説明する。第
３図は本発明による標本化周波数変換回路の１実
施例を示すブロツク回路図である。第３図におい
て、入力標本化周波数および出力標本化周波数を
前述の従来例と同様にそれぞれ正規化された値で
５および４とする。本実施例においては、入力デ
ータ系列Xiは入力標本化周波数５のクロツクで
入力端子１２を通して５段のシフトレジスタ１０
（０），１０(1)，…，１０(4)に順次入力される。こ
の場合、ダミー用の“０”信号を入力する必要は
ない。シフトレジスタ１０（０）ないし１０(4)の
出力はそれぞれアドレス選択回路１４の入力１４
（０）ないし１４(4)に接続されている。アドレス
選択回路１４の入力１４（０）に対応して４つの
出力１４（00），１４（01），１４（02），１４
（03）が設けられており、入出力周波数の最小公
倍数の周波数で数えて５クロツク目が来る毎に入
力１４（０）は出力１４（00）から１４（01）
へ、１４（01）から１４（02）へ、１４（02）か
ら１４（03）へ、そして１４（03）から１４
（00）へと切換えて接続される。入力１４(1)ない
し１４(4)も同様に５回目のクロツク毎にそれぞれ
の出力に接続される。アドレス選択回路１４の出
力はそれぞれ係数乗算器３（０）ないし３（19）
に接続されている。係数乗算器３（０）ないし３
(3)の出力は互いに接続されて加算器４に接続され
ている。係数乗算器３(4)ないし３(7)の出力、３(8)
ないし３(11)の出力、３(12)ないし３（15）の出力、
および３（16）ないし３（19）の出力もそれぞれ
互いに接続されて加算器４に接続されている。加
算器４の出力に出力データ系列Yiが得られる。
施例を第３図および第４図に基づき説明する。第
３図は本発明による標本化周波数変換回路の１実
施例を示すブロツク回路図である。第３図におい
て、入力標本化周波数および出力標本化周波数を
前述の従来例と同様にそれぞれ正規化された値で
５および４とする。本実施例においては、入力デ
ータ系列Xiは入力標本化周波数５のクロツクで
入力端子１２を通して５段のシフトレジスタ１０
（０），１０(1)，…，１０(4)に順次入力される。こ
の場合、ダミー用の“０”信号を入力する必要は
ない。シフトレジスタ１０（０）ないし１０(4)の
出力はそれぞれアドレス選択回路１４の入力１４
（０）ないし１４(4)に接続されている。アドレス
選択回路１４の入力１４（０）に対応して４つの
出力１４（00），１４（01），１４（02），１４
（03）が設けられており、入出力周波数の最小公
倍数の周波数で数えて５クロツク目が来る毎に入
力１４（０）は出力１４（00）から１４（01）
へ、１４（01）から１４（02）へ、１４（02）か
ら１４（03）へ、そして１４（03）から１４
（00）へと切換えて接続される。入力１４(1)ない
し１４(4)も同様に５回目のクロツク毎にそれぞれ
の出力に接続される。アドレス選択回路１４の出
力はそれぞれ係数乗算器３（０）ないし３（19）
に接続されている。係数乗算器３（０）ないし３
(3)の出力は互いに接続されて加算器４に接続され
ている。係数乗算器３(4)ないし３(7)の出力、３(8)
ないし３(11)の出力、３(12)ないし３（15）の出力、
および３（16）ないし３（19）の出力もそれぞれ
互いに接続されて加算器４に接続されている。加
算器４の出力に出力データ系列Yiが得られる。
第４図は第３図の回路の動作を説明するための
タイムチヤートである。第４図ａは入力データ書
込みクロツクを示しており、その周波数は入力デ
ータ系列Xiの標本化周波数５に等しい。第４図
ｂは入力レジスタ１０に書込まれる入力データ系
列Xiを示している。書込みクロツク周波数が入
力標本化周波数に等しいので、従来例の如くダミ
ー用の“０”信号を入力する必要はない。第４図
ｃはアドレス選択回路１４の切り換えのタイミン
グを示しており、第４図ｄは入力データに対する
演算クロツクを示しており、第４図ｅは出力デー
タ系列を示している。第４図ｃの切換タイミング
T0においては演算クロツクA0によつて第３図の
係数乗算器３（０），３(4)，３(8)，３(12)および３
（16）の出力を加算したデータY0が読出される。
その後切換タイミングT1において第３図のアド
レス選択回路１４の入力１４（０）は出力１４
（00）から１４（01）に、入力１４(1)は出力１４
(10)から１４(11)のように切換えて接続され、演算ク
ロツクA1によつて係数乗算器３(1)，３(5)，３(9)，
３（13），３（17）の出力を加算したデータY1が
読出される。
タイムチヤートである。第４図ａは入力データ書
込みクロツクを示しており、その周波数は入力デ
ータ系列Xiの標本化周波数５に等しい。第４図
ｂは入力レジスタ１０に書込まれる入力データ系
列Xiを示している。書込みクロツク周波数が入
力標本化周波数に等しいので、従来例の如くダミ
ー用の“０”信号を入力する必要はない。第４図
ｃはアドレス選択回路１４の切り換えのタイミン
グを示しており、第４図ｄは入力データに対する
演算クロツクを示しており、第４図ｅは出力デー
タ系列を示している。第４図ｃの切換タイミング
T0においては演算クロツクA0によつて第３図の
係数乗算器３（０），３(4)，３(8)，３(12)および３
（16）の出力を加算したデータY0が読出される。
その後切換タイミングT1において第３図のアド
レス選択回路１４の入力１４（０）は出力１４
（00）から１４（01）に、入力１４(1)は出力１４
(10)から１４(11)のように切換えて接続され、演算ク
ロツクA1によつて係数乗算器３(1)，３(5)，３(9)，
３（13），３（17）の出力を加算したデータY1が
読出される。
以下、同様にして、出力標本化周波数４に等し
い周波数の演算クロツクで出力データ系列Yiが
読出される。
い周波数の演算クロツクで出力データ系列Yiが
読出される。
出力データ系列Yiを読出すに際しては、入力
データが充分に整定して、しかも変化が始まる前
に出力データの演算を行う必要がある。すなわ
ち、信号伝搬時間を考慮して、出力クロツクのタ
イミングを入力クロツクより多少ずらす必要があ
る。第４図のタイムチヤートにはこれを誇張して
示してある。この条件を満たす範囲で入出力のク
ロツクのタイミングがずれてもよい。
データが充分に整定して、しかも変化が始まる前
に出力データの演算を行う必要がある。すなわ
ち、信号伝搬時間を考慮して、出力クロツクのタ
イミングを入力クロツクより多少ずらす必要があ
る。第４図のタイムチヤートにはこれを誇張して
示してある。この条件を満たす範囲で入出力のク
ロツクのタイミングがずれてもよい。
以上の本発明の実施例においては、正規化され
た入力周波数および出力周波数を５および４とし
たが、一般に入力標本化周波数をf1、出力標本化
周波数をf2，f1とf2の最小公倍数をfnとすれば、
周波数fnのクロツクで動作させた場合に入力レジ
スタにダミー用“０”信号以外のデータが書込ま
れるのはfn／f1クロツク毎に１回だけであるの
で、fn／f1個のレジスタのかわりに１個のレジス
タを用い、演算すべきタツプ係数を切換えるため
のアドレス選択回路を対応させておけばよい。こ
の場合、f1とf2との比は整数比であればよい。
た入力周波数および出力周波数を５および４とし
たが、一般に入力標本化周波数をf1、出力標本化
周波数をf2，f1とf2の最小公倍数をfnとすれば、
周波数fnのクロツクで動作させた場合に入力レジ
スタにダミー用“０”信号以外のデータが書込ま
れるのはfn／f1クロツク毎に１回だけであるの
で、fn／f1個のレジスタのかわりに１個のレジス
タを用い、演算すべきタツプ係数を切換えるため
のアドレス選択回路を対応させておけばよい。こ
の場合、f1とf2との比は整数比であればよい。
以上の説明から明らかなように、本発明によれ
ば、入力データ蓄積用シフトレジスタは入力標本
化周波数に等しい周波数のクロツクで動作し、出
力データは出力標本化周波数に等しい周波数のク
ロツクで読出されるので、入出力周波数の最小公
倍数に等しい周波数のクロツクで動作させる場合
に比較してクロツク周波数が大巾に低くなり、か
つ、シフトレジスタの段数は少なくてすむので、
デイジタル化されたテレビジヨン信号や音声信号
の標本化周波数の変換を含む一定周波数で標本化
された時系列信号の標本化周波数変換に極めて有
用である。標本化された信号はデイジタルに限ら
ず、アナログ信号でもよい。標本化されたアナロ
グ信号の標本化周波数変換においては、デイジタ
ルフイルタに代えて例えばCCDフイルタを用い、
デイジタルスイツチに代えてアナログスイツチを
用いればよい。
ば、入力データ蓄積用シフトレジスタは入力標本
化周波数に等しい周波数のクロツクで動作し、出
力データは出力標本化周波数に等しい周波数のク
ロツクで読出されるので、入出力周波数の最小公
倍数に等しい周波数のクロツクで動作させる場合
に比較してクロツク周波数が大巾に低くなり、か
つ、シフトレジスタの段数は少なくてすむので、
デイジタル化されたテレビジヨン信号や音声信号
の標本化周波数の変換を含む一定周波数で標本化
された時系列信号の標本化周波数変換に極めて有
用である。標本化された信号はデイジタルに限ら
ず、アナログ信号でもよい。標本化されたアナロ
グ信号の標本化周波数変換においては、デイジタ
ルフイルタに代えて例えばCCDフイルタを用い、
デイジタルスイツチに代えてアナログスイツチを
用いればよい。
第１図は従来の標本化周波数変換回路の１例を
示すブロツク回路図、第２図は第１図の回路の入
力および出力とクロツクとの関係を説明するため
のタイムチヤート、第３図は本発明による標本化
周波数変換回路の１実施例のブロツク回路図、そ
して第４図は第３図の回路の動作を説明するため
のタイムチヤートである。 １…多入力のシフトレジスタ、２…入力端子、
３…係数乗算器、４…加算器、１０…多入力のシ
フトレジスタ、１２…入力端子、１４…アドレス
選択回路。
示すブロツク回路図、第２図は第１図の回路の入
力および出力とクロツクとの関係を説明するため
のタイムチヤート、第３図は本発明による標本化
周波数変換回路の１実施例のブロツク回路図、そ
して第４図は第３図の回路の動作を説明するため
のタイムチヤートである。 １…多入力のシフトレジスタ、２…入力端子、
３…係数乗算器、４…加算器、１０…多入力のシ
フトレジスタ、１２…入力端子、１４…アドレス
選択回路。
Claims (1)
- 【特許請求の範囲】 １ 入力データの標本化周波数と出力データの標
本化周波数との比が整数比となる場合において、
入力標本化周波数と出力標本化周波数をその最大
公約数で割つて正規化したとき、 該正規化した入力標本化周波数の値に等しい段
数からなり、入力データの標本化周波数に等しい
周波数の入力クロツクに応じて入力データを収容
するシフトレジスタ、 該シフトレジスタの各々の段に対応して設けら
れ、該シフトレジスタの段数と同数の係数乗算器
群、 該係数乗算器群の各々に含まれ、該各係数乗算
器群内で、正規化された出力標本化周波数の値と
同数の、変換用フイルタのタツプ係数をもつ係数
乗算器、 出力データの標本化周波数に等しいアドレス切
換えタイミングで、該シフトレジスタの各段の出
力と、該各段の出力に対応する係数乗算器群内の
１つの係数乗算器の入力との接続を順次選択的に
切換えるアドレス選択回路、及び 出力データの標本化周波数に等しい周波数の演
算クロツクに応じて該係数乗算器において演算さ
れた入力データとタツプ係数との演算結果を、該
演算クロツクの周波数と等しい周波数の出力クロ
ツクに応じて加算して出力する加算器を具備する
ことを特徴とする標本化周波数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12058880A JPS5745711A (en) | 1980-09-02 | 1980-09-02 | Conversion circuit for sampling frequency |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12058880A JPS5745711A (en) | 1980-09-02 | 1980-09-02 | Conversion circuit for sampling frequency |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5745711A JPS5745711A (en) | 1982-03-15 |
| JPH039643B2 true JPH039643B2 (ja) | 1991-02-08 |
Family
ID=14789982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12058880A Granted JPS5745711A (en) | 1980-09-02 | 1980-09-02 | Conversion circuit for sampling frequency |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5745711A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2600237B2 (ja) * | 1987-12-29 | 1997-04-16 | ソニー株式会社 | サンプリング周波数変換回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4047013A (en) * | 1975-07-09 | 1977-09-06 | International Business Machines Corporation | Method and apparatus for fast determination of initial transversal equalizer coefficient values |
| JPS5355938A (en) * | 1976-10-29 | 1978-05-20 | Fujitsu Ltd | Digiral filter |
| JPS5428520A (en) * | 1977-08-08 | 1979-03-03 | Hitachi Ltd | Method and apparatus for sampling frequency conversion |
| JPS551770A (en) * | 1978-06-20 | 1980-01-08 | Matsushita Electric Ind Co Ltd | Ghost rejector |
-
1980
- 1980-09-02 JP JP12058880A patent/JPS5745711A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5745711A (en) | 1982-03-15 |
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