JPS6364100B2 - - Google Patents
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- JPS6364100B2 JPS6364100B2 JP57101367A JP10136782A JPS6364100B2 JP S6364100 B2 JPS6364100 B2 JP S6364100B2 JP 57101367 A JP57101367 A JP 57101367A JP 10136782 A JP10136782 A JP 10136782A JP S6364100 B2 JPS6364100 B2 JP S6364100B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0607—Non-recursive filters comprising a ROM addressed by the input data signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0685—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being rational
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
（技術分野）
本発明は、標本化周波数Ｍ（サンプル／Ｔ）で
量子化ビツト数ｎなるデイジタル入力信号系列を
標本化周波数Ｎ（サンプル／Ｔ）で量子化ビツト
数ｎビツトなるデイジタル出力信号系列に変換す
るための標本化周波数変換回路に係り、特には、
変換処理に用いられる低域ろ波処理の高速化に関
する。 （背景技術） 一般に、標本化周波数Ｍの信号系例から標本化
周波数Ｎの信号系列を得るためには、ＭとＮの最
小公倍数をＬとして、入力信号系列に対して標本
化周波数Ｌの信号系列を作成し、これより出力信
号系列に該当する信号を抜き出している。 以下第１〜３図を用い従来技術について述べ
る。なお、説明に当つては標本化周波数５（サン
プル／Ｔ）から標本化周波数６（サンプル／Ｔ）
への変換を例に説明することとする。また量子化
ビツト数ｎは９ビツト／サンプルとする。 第１図は変換過程を示す図である。標本化周波
数５（サンプル／Ｔ）の入力信号系列ａを６（サン
プル／Ｔ）の信号系列ｄへ変換するためには、５
と６の最小公倍数である30（サンプル／Ｔ）の信
号系列ｃを求める必要がある。このためには、入
力信号系列ａの２サンプル間に30／５−１＝５個
の“０”を挿間した信号系列ｂを作成した後、
π／max（6.5）＝π／６なる通過帯域幅を有する
低域通過フイルタを用い信号系列ｂを処理するこ
とにより30（サンプル／Ｔ）の信号系列ｃを求め
ている。なお、前述の“０”を挿入するのは、デ
イジタルフイルタ演算時に必要であるが実際にな
いデータのために擬似的に挿入するものである。
このようにして求められた信号系列ｃより30／６
＝５サンプル毎に抜き出せば、標本化周波数６
（サンプル／Ｔ）の信号系列が得られることにな
る。 ここで、上述した低域フイルタ処理についてさ
らに詳しく説明する。低域通過フイルタとしては
FIR（Finite Impulse Response）フイルタまた
はトランスバーサルフイルタと呼ばれるフイルタ
が、線形位相条件を満すものとして最適であり、
広く一般的に用いられている。第２図に基本的な
トランスバーサルフイルタの例を示す。図におい
て１は入力端子、２は出力端子、３はシフトレジ
スタで３1〜３61は１サンプル値を保持する遅延
素子、４1〜４61はそれぞれh-30〜h+30なる係数値
を有する乗算器、５は乗算器４1〜４61の出力を
加算する加算器である。本図は61タツプ付トラン
スバーサルフイルタを示しているが、タツプ数は
出力信号の精度を左右するものであるから、求め
る精度によつて適宜選択すればよい。図におい
て、入力端子１より第１図ｂの信号系列が入力さ
れ、出力端子２より第１図ｃの信号系列が出力さ
れる。この動作は、０信号を挿入した結果の入力
信号系列をxk、フイルタ係数をhnとするとき以
下のフイルタ出力zkを５個おきに抽出した信号系
列として表わされる。 zk＝61 〓m=1 hn-31xk+(n-31) ……(1) (1)式からわかるように、第２図の構成において
は、出力信号系列の１サンプル値Zkを求めるため
に61回の乗算と60回の加算を必要とし、高速性を
要求される例えば画像処理の分野には適用できな
い。 そこで、高速化するためには従来から以下の方
法がとられている。第１図からわかるように、信
号系列ｃから出力信号系列ｄとして抜き出されな
いサンプルの処理は不要であり、かつサンプル値
が０であるサンプルの演算も不要である。例えば
第１図において、出力信号系列ｄのwoを求める
には、入力信号系列ａのうちのxoをxo+15の11サ
ンプルがあればよく、その時の係数値hoはh0、
h+6、h+12、h+18、h+24とh+30が必要なだけであ
る。もつともwoとしてはxoそのものであるから
演算は不要であるが、ここでは演算をするとして
説明している。このように出力信号系列ｄの
wo+1、wo+2…Wo+6について、これらを求める際
の必要な係数について検討したのが第１図ｅで、
これを整理したのが第１表である。
量子化ビツト数ｎなるデイジタル入力信号系列を
標本化周波数Ｎ（サンプル／Ｔ）で量子化ビツト
数ｎビツトなるデイジタル出力信号系列に変換す
るための標本化周波数変換回路に係り、特には、
変換処理に用いられる低域ろ波処理の高速化に関
する。 （背景技術） 一般に、標本化周波数Ｍの信号系例から標本化
周波数Ｎの信号系列を得るためには、ＭとＮの最
小公倍数をＬとして、入力信号系列に対して標本
化周波数Ｌの信号系列を作成し、これより出力信
号系列に該当する信号を抜き出している。 以下第１〜３図を用い従来技術について述べ
る。なお、説明に当つては標本化周波数５（サン
プル／Ｔ）から標本化周波数６（サンプル／Ｔ）
への変換を例に説明することとする。また量子化
ビツト数ｎは９ビツト／サンプルとする。 第１図は変換過程を示す図である。標本化周波
数５（サンプル／Ｔ）の入力信号系列ａを６（サン
プル／Ｔ）の信号系列ｄへ変換するためには、５
と６の最小公倍数である30（サンプル／Ｔ）の信
号系列ｃを求める必要がある。このためには、入
力信号系列ａの２サンプル間に30／５−１＝５個
の“０”を挿間した信号系列ｂを作成した後、
π／max（6.5）＝π／６なる通過帯域幅を有する
低域通過フイルタを用い信号系列ｂを処理するこ
とにより30（サンプル／Ｔ）の信号系列ｃを求め
ている。なお、前述の“０”を挿入するのは、デ
イジタルフイルタ演算時に必要であるが実際にな
いデータのために擬似的に挿入するものである。
このようにして求められた信号系列ｃより30／６
＝５サンプル毎に抜き出せば、標本化周波数６
（サンプル／Ｔ）の信号系列が得られることにな
る。 ここで、上述した低域フイルタ処理についてさ
らに詳しく説明する。低域通過フイルタとしては
FIR（Finite Impulse Response）フイルタまた
はトランスバーサルフイルタと呼ばれるフイルタ
が、線形位相条件を満すものとして最適であり、
広く一般的に用いられている。第２図に基本的な
トランスバーサルフイルタの例を示す。図におい
て１は入力端子、２は出力端子、３はシフトレジ
スタで３1〜３61は１サンプル値を保持する遅延
素子、４1〜４61はそれぞれh-30〜h+30なる係数値
を有する乗算器、５は乗算器４1〜４61の出力を
加算する加算器である。本図は61タツプ付トラン
スバーサルフイルタを示しているが、タツプ数は
出力信号の精度を左右するものであるから、求め
る精度によつて適宜選択すればよい。図におい
て、入力端子１より第１図ｂの信号系列が入力さ
れ、出力端子２より第１図ｃの信号系列が出力さ
れる。この動作は、０信号を挿入した結果の入力
信号系列をxk、フイルタ係数をhnとするとき以
下のフイルタ出力zkを５個おきに抽出した信号系
列として表わされる。 zk＝61 〓m=1 hn-31xk+(n-31) ……(1) (1)式からわかるように、第２図の構成において
は、出力信号系列の１サンプル値Zkを求めるため
に61回の乗算と60回の加算を必要とし、高速性を
要求される例えば画像処理の分野には適用できな
い。 そこで、高速化するためには従来から以下の方
法がとられている。第１図からわかるように、信
号系列ｃから出力信号系列ｄとして抜き出されな
いサンプルの処理は不要であり、かつサンプル値
が０であるサンプルの演算も不要である。例えば
第１図において、出力信号系列ｄのwoを求める
には、入力信号系列ａのうちのxoをxo+15の11サ
ンプルがあればよく、その時の係数値hoはh0、
h+6、h+12、h+18、h+24とh+30が必要なだけであ
る。もつともwoとしてはxoそのものであるから
演算は不要であるが、ここでは演算をするとして
説明している。このように出力信号系列ｄの
wo+1、wo+2…Wo+6について、これらを求める際
の必要な係数について検討したのが第１図ｅで、
これを整理したのが第１表である。
【表】
第１図ｅおよび第１表からわかるように、フイ
ルタ係数には６サンプル毎に周期性が存在してい
る。このことは一般にＭ（サンプル／Ｔ）の入力
信号に対してＮ（サンプル／Ｔ）の出力信号を得
るにはＬ／Ｍ＝Ｎ＝６個のサブフイルタを巡回的
に用いればよく、等価的に61タツプのフイルタが
構成できることを示している。 この点に着目したフイルタとして、従来第３図
に示す構成がとられている。第３図において、シ
フトレジスタ３は11タツプとなつており、乗算器
６1〜６11は係数値が可変となつている。入力端
子１より第１図ａの信号が入力する毎に第１表に
示すサブフイルタ毎の係数を巡回的に６1〜６11
に設定すれば、出力信号が出力端子２より順次出
力されることになる。この場合、出力信号系列の
速度は入力信号系列の速度と同じになつているの
で、出力信号を一旦メモリに蓄え、所望の速度
（この例では６サンプル／Ｔ）で読み出せばよい。 しかし、この従来方法においても１サンプル値
を求めるのに11回の乗算と10回の加算を必要と
し、まだ高速とはいえない。 そこで従来から演算回数を減じるため、予め演
算結果を記憶させたROMを使用する方法が提案
されている。 第３図および第１表に示したようなサブフイル
タ構成を採用した場合の任意のサブフイルタにお
けるフイルタ処理は、第１式同様 zk＝11 〓m=1 h′n-6xk+(n-6) ……(2) と表わされる。ここで、h′nは表１で示した係数
を表わす。また入力信号のサンプル値xkを２進表
示すると xk＝o-1 〓i=0 ai (k)2i ……(3) ai (k)は“０”または“１” となり、第２式は zk＝o-1 〓i=0 2i 11 〓m=1 ai k+(m-6)h′n-6 ……(4) となる。したがつて、11 〓m=1 ai k+(m-6)h′n-6の演算結
果を記憶しているROMを｛ai (k-m)：１≦ｉ≦11｝
をアドレスとして読み出し、2iの乗算を実行する
シフトレジスタを用いて（ｎ−１）回すなわちｎ
＝９であるから８回の加算を実行すればよいこと
になる。以後このようにデータの特定のビツト情
報をビツトプレーン情報と呼ぶ。 そこで上述した各サブフイルタをROMに置き
換えるための容量ｗは、 ｗ＝2l×ｃ×ｎ ……(5) （但し、ｌはサブフイルタのタツプ数、ｃはフイ
ルタ係数を表現するためのビツト数である。） で表わされる。ｃを９ビツトとするとき、上述の
例では（211×９×９）ビツトがサブフイルタ６
個分必要となり、約220ビツトを必要とする。ま
た演算としてはメモリへのアクセスと加算（１ビ
ツトシフトを含む）を１単位としてこれが（ｎ−
１）すなわち８回、並列処理を行つても４回繰り
返さねばならない。この方法を更に高速にするた
めには、上述の方法がいわば１ビツトプレーン毎
に演算していたのに対し、複数ビツトプレーン分
を一度に処理を行う必要があり、このためにはメ
モリ容量の膨大な増加を招き実現が難しい。例え
ば、タツプ数11、ｎ＝９、ｃ＝９であれば総ビツ
ト数99（11×９）に対応する299のアドレスが必要
となり、ビツト数は９×299となる。 以上のように従来から、メモリ容量の増加を低
く押えかつ演算速度が速く、さらに効率的な標本
化周波数の変換処理回路が求められている。 （発明の課題） 本発明は上述の従来技術に鑑みなされたもの
で、標本化周波数の変換処理に用いられるサブフ
イルタのタツプ数にかかわりなく、メモリ容量を
低く抑え、かつ全ての演算を入力信号の１入力タ
イミング当り１回の加算（１ビツトシフトを含
む）だけにより実行することのできる標本化周波
数変換回路を提供するものである。 （発明の構成および作用） 以下本発明の実施例で説明するが、説明に当つ
ては上述した従来技術と同様、標本化周波数Ｍ＝
５で量子化ビツト数ｎ＝９の信号系列を標本化周
波数Ｎ＝６の信号系列に変換するものとし、この
際の用いるフイルタは61タツプ、（サブフイルタ
６個）、フイルタ係数値は９ビツトで表現されて
いるものとする。 第４図に本発明の一実施例を示す。本実施例は
大きく分けて以下の５つの部分により構成され
る。 (1) 入力信号系列｛Xk｝が入力されるｎ（＝９）
ビツトパラレルシフトレジスタ７ (2) 入力データに対し、そのビツトプレーン情報
をアドレスに変換するアドレスコンバータ部８ (3) サブフイルタROM（２重構造）９ (4) シフトレジスタアダー（２重構造）１０ (5) 出力ゲート１１ 本実施例においては、信号の順次入力とサブフ
イルタの対応は第１表に示したと同じまま、サブ
フイルタ処理をサンプル毎の処理から第４式に示
したビツトプレーンでの処理に変更し、サブフイ
ルタのアクセス効率を向上させることで高速化を
図り、１入力タイミング当り１サンプルを出力で
きるものである。 量子化ビツト数ｎが９である場合、ビツトプレ
ーンは９面存在する。これを信号の入力タイミン
グに合せて、例えばLSB（最下位ビツト）プレー
ンからMSB（最上位ビツト）プレーンに向かつて
一面ずつ逐次取り出し、フイルタ処理を施した
後、桁合せをしながら加算すれば、出力信号１サ
ンプルを９入力タイミングで演算することができ
る。さらに１ビツトプレーンの演算には１個のサ
ブフイルタしか必要でないから、他のサブフイル
タを他のビツトプレーンの演算に割り当てられ並
列処理が可能である。また、第１図から明らかな
ように、サブフイルタ１と２は、同じ入力信号だ
けで処理可能であり、これも並列処理が可能であ
る。他のサブフイルタ３〜６においては、それぞ
れ１つずつの新しい入力信号が入力されれば処理
が可能である。 以上の観点から本実施例は次のように構成され
ている。 先ず、ビツトパラレルシフトレジスタ７を第５
図のように論理的に分割している。図において、
入力信号は左端より順次入力され、入力タイミン
グ毎に右へシフトされる。図中、小枠は１ビツト
を表わし、大きな数字はＸ座標すなわち横方向の
フイルタタツプ数を、小さな数字はＹ座標すなわ
ち縦方向の信号ビツト数および入力データの
LSBから数えて何ビツト目かを表わしている。
今、第１図に示したxo-5からxo+19までのビツト
数（Ｙ座標９ビツト）とシフトレジスタ11段より
計算（９＋11−１＝19）される19サンプルが入力
されたとすると、11〜111までには｛xo-5、…、
xo+5｝の11サンプルの第１ビツト（LSB）プレー
ンが、22〜122までには｛xo-4、…、xo+6｝の第
２ビツトプレーンが入つていることになる。以下
同様に、99〜199には｛xo+3、…、xo+13｝の第９
ビツト（MSB）プレーンが入つている。従つて、
｛11〜111｝の第１ビツトプレーンはサブフイルタ
１，２の処理、第２ビツトプレーンはサブフイル
タ３の処理が可能である。従つて、第５図に示し
たように、図中の斜数部分は使用せず、｛11〜
111｝、｛22〜122｝、…、｛99〜199｝をフイルタ
ROMのアドレス指定に使用するように分割され
ている。 ここでさらに１サンプル入力されて、全てのビ
ツトが右に１ビツトシフトされた後を考えると、
｛xo-5、…、xo+5｝の第２ビツトプレーンは22〜
122において取り出されるので、｛22〜122｝をア
ドレスとして｛xo-5、…、xo+5｝の第２ビツトプ
レーンの処理としてサブフイルタ１の処理を行な
えばよい。他の処理についても同様である。 このサブフイルタのアクセス手順を整理すると
第２表に示したサブフイルタのアクセステーブル
となる。表中Ｈ、H′はサブフイルタを表わし後
述する２重構成を意味する。表からわかるよう
に、サブフイルタの接続状態（これをモードとよ
ぶ）は（０）〜(9)までの10モードが巡回してい
る。そして１巡回する毎に１サンプルの処理が終
了している。第２表のアクセステーブルに従い第
１ビツトプレーンから第９ビツトプレーンの各々
を所望のサブフイルタROM９に接続制御するも
のが第４図のアドレスコンバータ８である。
ルタ係数には６サンプル毎に周期性が存在してい
る。このことは一般にＭ（サンプル／Ｔ）の入力
信号に対してＮ（サンプル／Ｔ）の出力信号を得
るにはＬ／Ｍ＝Ｎ＝６個のサブフイルタを巡回的
に用いればよく、等価的に61タツプのフイルタが
構成できることを示している。 この点に着目したフイルタとして、従来第３図
に示す構成がとられている。第３図において、シ
フトレジスタ３は11タツプとなつており、乗算器
６1〜６11は係数値が可変となつている。入力端
子１より第１図ａの信号が入力する毎に第１表に
示すサブフイルタ毎の係数を巡回的に６1〜６11
に設定すれば、出力信号が出力端子２より順次出
力されることになる。この場合、出力信号系列の
速度は入力信号系列の速度と同じになつているの
で、出力信号を一旦メモリに蓄え、所望の速度
（この例では６サンプル／Ｔ）で読み出せばよい。 しかし、この従来方法においても１サンプル値
を求めるのに11回の乗算と10回の加算を必要と
し、まだ高速とはいえない。 そこで従来から演算回数を減じるため、予め演
算結果を記憶させたROMを使用する方法が提案
されている。 第３図および第１表に示したようなサブフイル
タ構成を採用した場合の任意のサブフイルタにお
けるフイルタ処理は、第１式同様 zk＝11 〓m=1 h′n-6xk+(n-6) ……(2) と表わされる。ここで、h′nは表１で示した係数
を表わす。また入力信号のサンプル値xkを２進表
示すると xk＝o-1 〓i=0 ai (k)2i ……(3) ai (k)は“０”または“１” となり、第２式は zk＝o-1 〓i=0 2i 11 〓m=1 ai k+(m-6)h′n-6 ……(4) となる。したがつて、11 〓m=1 ai k+(m-6)h′n-6の演算結
果を記憶しているROMを｛ai (k-m)：１≦ｉ≦11｝
をアドレスとして読み出し、2iの乗算を実行する
シフトレジスタを用いて（ｎ−１）回すなわちｎ
＝９であるから８回の加算を実行すればよいこと
になる。以後このようにデータの特定のビツト情
報をビツトプレーン情報と呼ぶ。 そこで上述した各サブフイルタをROMに置き
換えるための容量ｗは、 ｗ＝2l×ｃ×ｎ ……(5) （但し、ｌはサブフイルタのタツプ数、ｃはフイ
ルタ係数を表現するためのビツト数である。） で表わされる。ｃを９ビツトとするとき、上述の
例では（211×９×９）ビツトがサブフイルタ６
個分必要となり、約220ビツトを必要とする。ま
た演算としてはメモリへのアクセスと加算（１ビ
ツトシフトを含む）を１単位としてこれが（ｎ−
１）すなわち８回、並列処理を行つても４回繰り
返さねばならない。この方法を更に高速にするた
めには、上述の方法がいわば１ビツトプレーン毎
に演算していたのに対し、複数ビツトプレーン分
を一度に処理を行う必要があり、このためにはメ
モリ容量の膨大な増加を招き実現が難しい。例え
ば、タツプ数11、ｎ＝９、ｃ＝９であれば総ビツ
ト数99（11×９）に対応する299のアドレスが必要
となり、ビツト数は９×299となる。 以上のように従来から、メモリ容量の増加を低
く押えかつ演算速度が速く、さらに効率的な標本
化周波数の変換処理回路が求められている。 （発明の課題） 本発明は上述の従来技術に鑑みなされたもの
で、標本化周波数の変換処理に用いられるサブフ
イルタのタツプ数にかかわりなく、メモリ容量を
低く抑え、かつ全ての演算を入力信号の１入力タ
イミング当り１回の加算（１ビツトシフトを含
む）だけにより実行することのできる標本化周波
数変換回路を提供するものである。 （発明の構成および作用） 以下本発明の実施例で説明するが、説明に当つ
ては上述した従来技術と同様、標本化周波数Ｍ＝
５で量子化ビツト数ｎ＝９の信号系列を標本化周
波数Ｎ＝６の信号系列に変換するものとし、この
際の用いるフイルタは61タツプ、（サブフイルタ
６個）、フイルタ係数値は９ビツトで表現されて
いるものとする。 第４図に本発明の一実施例を示す。本実施例は
大きく分けて以下の５つの部分により構成され
る。 (1) 入力信号系列｛Xk｝が入力されるｎ（＝９）
ビツトパラレルシフトレジスタ７ (2) 入力データに対し、そのビツトプレーン情報
をアドレスに変換するアドレスコンバータ部８ (3) サブフイルタROM（２重構造）９ (4) シフトレジスタアダー（２重構造）１０ (5) 出力ゲート１１ 本実施例においては、信号の順次入力とサブフ
イルタの対応は第１表に示したと同じまま、サブ
フイルタ処理をサンプル毎の処理から第４式に示
したビツトプレーンでの処理に変更し、サブフイ
ルタのアクセス効率を向上させることで高速化を
図り、１入力タイミング当り１サンプルを出力で
きるものである。 量子化ビツト数ｎが９である場合、ビツトプレ
ーンは９面存在する。これを信号の入力タイミン
グに合せて、例えばLSB（最下位ビツト）プレー
ンからMSB（最上位ビツト）プレーンに向かつて
一面ずつ逐次取り出し、フイルタ処理を施した
後、桁合せをしながら加算すれば、出力信号１サ
ンプルを９入力タイミングで演算することができ
る。さらに１ビツトプレーンの演算には１個のサ
ブフイルタしか必要でないから、他のサブフイル
タを他のビツトプレーンの演算に割り当てられ並
列処理が可能である。また、第１図から明らかな
ように、サブフイルタ１と２は、同じ入力信号だ
けで処理可能であり、これも並列処理が可能であ
る。他のサブフイルタ３〜６においては、それぞ
れ１つずつの新しい入力信号が入力されれば処理
が可能である。 以上の観点から本実施例は次のように構成され
ている。 先ず、ビツトパラレルシフトレジスタ７を第５
図のように論理的に分割している。図において、
入力信号は左端より順次入力され、入力タイミン
グ毎に右へシフトされる。図中、小枠は１ビツト
を表わし、大きな数字はＸ座標すなわち横方向の
フイルタタツプ数を、小さな数字はＹ座標すなわ
ち縦方向の信号ビツト数および入力データの
LSBから数えて何ビツト目かを表わしている。
今、第１図に示したxo-5からxo+19までのビツト
数（Ｙ座標９ビツト）とシフトレジスタ11段より
計算（９＋11−１＝19）される19サンプルが入力
されたとすると、11〜111までには｛xo-5、…、
xo+5｝の11サンプルの第１ビツト（LSB）プレー
ンが、22〜122までには｛xo-4、…、xo+6｝の第
２ビツトプレーンが入つていることになる。以下
同様に、99〜199には｛xo+3、…、xo+13｝の第９
ビツト（MSB）プレーンが入つている。従つて、
｛11〜111｝の第１ビツトプレーンはサブフイルタ
１，２の処理、第２ビツトプレーンはサブフイル
タ３の処理が可能である。従つて、第５図に示し
たように、図中の斜数部分は使用せず、｛11〜
111｝、｛22〜122｝、…、｛99〜199｝をフイルタ
ROMのアドレス指定に使用するように分割され
ている。 ここでさらに１サンプル入力されて、全てのビ
ツトが右に１ビツトシフトされた後を考えると、
｛xo-5、…、xo+5｝の第２ビツトプレーンは22〜
122において取り出されるので、｛22〜122｝をア
ドレスとして｛xo-5、…、xo+5｝の第２ビツトプ
レーンの処理としてサブフイルタ１の処理を行な
えばよい。他の処理についても同様である。 このサブフイルタのアクセス手順を整理すると
第２表に示したサブフイルタのアクセステーブル
となる。表中Ｈ、H′はサブフイルタを表わし後
述する２重構成を意味する。表からわかるよう
に、サブフイルタの接続状態（これをモードとよ
ぶ）は（０）〜(9)までの10モードが巡回してい
る。そして１巡回する毎に１サンプルの処理が終
了している。第２表のアクセステーブルに従い第
１ビツトプレーンから第９ビツトプレーンの各々
を所望のサブフイルタROM９に接続制御するも
のが第４図のアドレスコンバータ８である。
【表】
【表】
サブフイルタROM９の構成を次に述べる。各
サブフイルタは上述したように11ビツトからなる
ビツトプレーンでアドレスされるので、これに対
応する211のアドレスを有し、記憶内容は第４式
で示した11 〓m=1 ai k+(m-6)hnであり９ビツト情報であ
る。従つて１サブフイルタROMの容量は９×211
ビツトである。 また、第２表のアクセステーブルからわかるよ
うに、各モードにおいて、同一のサブフイルタが
２個必要となるので多重構成をとつている。ま
た、H1、H2のように同じ入力信号に対して出力
可能なものに対しては、これらが常に並列にアク
セスされるように結線してある。 ここで、サブフイルタの数６に対して対応する
サブフイルタROM９を２重構造とするのは以下
の理由による。 本方式においては、各サブフイルタを用いる変
換処理は信号のビツトプレーン単位に行う。従つ
て入・出力間には信号の量子化ビツト数をｎとし
て、ｎ入力信号分の遅延が生ずる。今ｎ＝９ビツ
トとすると、ある時刻の入力信号に対応する変換
出力は９入力信号後に処理完了となる。この過程
においては単一のサブフイルタROMがアクセス
され続けるが、今サブフイルタの数がｎより少な
い場合には、サブフイルタの巡回使用のために同
一のサブフイルタを２回以上アクセスする必要が
生ずる。この回数は ［ｎ／Ｎ］＋１ ｎ：入・出力信号量子化ビツト数 Ｎ：サブフイルタ数 ［ ］：切り捨て整数化演算を表わす となる。これをさけるためにサブフイルタを
（［ｎ／Ｎ］＋１）重構造とする。入・出力信号ビツト 数９ビツト、サブフイルタ数６の場合にはサブフ
イルタROMは２重構造とする必要がある。 第６図にサブフイルタROM９の構成と、第１
表に示すモード（０）の時の結線を示しておく。
図中１２はパラレルシフトレジスタ７から抽出さ
れるビツトプレーンであり、１３はサブフイルタ
ROM群である。 以上のように、ビツトプレーンの内容をアドレ
スとして続み出されたサブフイルタROM９の内
容は、各サブフイルタROMに対応しているシフ
トレジスタアダー１０により、桁合せをしながら
加算される。すなわち、シフトレジスタアダー１
０のうちシフトレジスタアダー１に注目して説明
すれば、サブフイルタROM１からモード（０）
で第１ビツト（LSB）プレーンの処理結果が
（例えばH1の結果が（第２表のＡ））、モード１で
第２プレーンの処理結果が（同じH1の結果であ
るが第２ビツトプレーン情報に対応したものが
（第２表のＢ））、というように順次出力されてく
るから、サブフイルタROMの読み出しタイミン
グに同期してシフトレジスタアダーの内容を１ビ
ツトシフト、すなわち第４式の2i（ｉ＝１〜９）
をしながらサブフイルタROMの出力を順次加算
する。１サンプルの処理が終了した時点は第２表
から判別できるから、その時点で出力ゲート１１
が開かれ、出力される。１サンプルの処理には上
述したように９入力信号分の遅延を許容しなけれ
ばならないが、第２表からわかるように各モード
毎に必ず少なくともある１サンプルの処理が終了
するので、出力としては１入力タイミングに１サ
ンプルを出力することができる。すなわち、１回
のサブフイルタのアクセスと１回の加算（１シフ
トを含む）毎に１サンプルの出力を得ることがで
きる。 なお、ここで得られる出力信号の速度（標本化
周波数）は所望の速度となつていないが、例えば
得られた信号を一旦メモリに蓄え、所望する速度
のタイミングでメモリから読み出せば容易に速度
変換を行える。このことは、常とう手段であるの
で詳しい説明は省略する。 なおパラレルシフトレジスタ７の容量に触れな
かつたが、第５図からわかるように本実施例で
は、９×19ビツトあれば充分であり、サブフイル
タのタツプ数をｌ、量子化ビツト数をｎとすれば
一般的に（ｌ×ｎ＋n2）ビツトあれば充分といえ
る。 またサブフイルタROM群９の総容量は本実施
例においては211×９×12〜218ビツトとなつてい
る。 本発明を他の方式と比較した結果を第３表に示
す。ここでは標本化周波数５（サンプル／Ｔ）か
ら６（サンプル／Ｔ）への変換を示し（変換比
５：６）、使用するFIRフイルタのタツプ数は61、
入力信号PCMビツト数、出力信号PCMビツト数
及びフイルタ係数量子化ビツト数は９である。 第３表で、各方式の構成は次のとおりである。 方式１；全ての演算をそのまま実行する方式。 方式２；全ての演算を全てメモリに記憶させる方
式。入力データ総ビツト数99ビツト（11×９）
のアドレスに対応する299個のアドレスが必要
である。 方式３；全ての演算をサンプル毎ビツトプレーン
処理により実行する方式。入力データビツト数
11ビツトのアドレスに対応する211個のアドレ
スが54個必要である。 方式４；本発明による方式。入力データビツト数
11ビツトのアドレスに対応する211個のアドレ
スが12個必要で、総ビツト数は211×12×９≒
218となる。また、加算回数は前述したように
各モード毎に必ず少なくともある１サンプルを
出力することになる。従つて、１回の加算毎に
１サンプルの出力を得ることができる。
サブフイルタは上述したように11ビツトからなる
ビツトプレーンでアドレスされるので、これに対
応する211のアドレスを有し、記憶内容は第４式
で示した11 〓m=1 ai k+(m-6)hnであり９ビツト情報であ
る。従つて１サブフイルタROMの容量は９×211
ビツトである。 また、第２表のアクセステーブルからわかるよ
うに、各モードにおいて、同一のサブフイルタが
２個必要となるので多重構成をとつている。ま
た、H1、H2のように同じ入力信号に対して出力
可能なものに対しては、これらが常に並列にアク
セスされるように結線してある。 ここで、サブフイルタの数６に対して対応する
サブフイルタROM９を２重構造とするのは以下
の理由による。 本方式においては、各サブフイルタを用いる変
換処理は信号のビツトプレーン単位に行う。従つ
て入・出力間には信号の量子化ビツト数をｎとし
て、ｎ入力信号分の遅延が生ずる。今ｎ＝９ビツ
トとすると、ある時刻の入力信号に対応する変換
出力は９入力信号後に処理完了となる。この過程
においては単一のサブフイルタROMがアクセス
され続けるが、今サブフイルタの数がｎより少な
い場合には、サブフイルタの巡回使用のために同
一のサブフイルタを２回以上アクセスする必要が
生ずる。この回数は ［ｎ／Ｎ］＋１ ｎ：入・出力信号量子化ビツト数 Ｎ：サブフイルタ数 ［ ］：切り捨て整数化演算を表わす となる。これをさけるためにサブフイルタを
（［ｎ／Ｎ］＋１）重構造とする。入・出力信号ビツト 数９ビツト、サブフイルタ数６の場合にはサブフ
イルタROMは２重構造とする必要がある。 第６図にサブフイルタROM９の構成と、第１
表に示すモード（０）の時の結線を示しておく。
図中１２はパラレルシフトレジスタ７から抽出さ
れるビツトプレーンであり、１３はサブフイルタ
ROM群である。 以上のように、ビツトプレーンの内容をアドレ
スとして続み出されたサブフイルタROM９の内
容は、各サブフイルタROMに対応しているシフ
トレジスタアダー１０により、桁合せをしながら
加算される。すなわち、シフトレジスタアダー１
０のうちシフトレジスタアダー１に注目して説明
すれば、サブフイルタROM１からモード（０）
で第１ビツト（LSB）プレーンの処理結果が
（例えばH1の結果が（第２表のＡ））、モード１で
第２プレーンの処理結果が（同じH1の結果であ
るが第２ビツトプレーン情報に対応したものが
（第２表のＢ））、というように順次出力されてく
るから、サブフイルタROMの読み出しタイミン
グに同期してシフトレジスタアダーの内容を１ビ
ツトシフト、すなわち第４式の2i（ｉ＝１〜９）
をしながらサブフイルタROMの出力を順次加算
する。１サンプルの処理が終了した時点は第２表
から判別できるから、その時点で出力ゲート１１
が開かれ、出力される。１サンプルの処理には上
述したように９入力信号分の遅延を許容しなけれ
ばならないが、第２表からわかるように各モード
毎に必ず少なくともある１サンプルの処理が終了
するので、出力としては１入力タイミングに１サ
ンプルを出力することができる。すなわち、１回
のサブフイルタのアクセスと１回の加算（１シフ
トを含む）毎に１サンプルの出力を得ることがで
きる。 なお、ここで得られる出力信号の速度（標本化
周波数）は所望の速度となつていないが、例えば
得られた信号を一旦メモリに蓄え、所望する速度
のタイミングでメモリから読み出せば容易に速度
変換を行える。このことは、常とう手段であるの
で詳しい説明は省略する。 なおパラレルシフトレジスタ７の容量に触れな
かつたが、第５図からわかるように本実施例で
は、９×19ビツトあれば充分であり、サブフイル
タのタツプ数をｌ、量子化ビツト数をｎとすれば
一般的に（ｌ×ｎ＋n2）ビツトあれば充分といえ
る。 またサブフイルタROM群９の総容量は本実施
例においては211×９×12〜218ビツトとなつてい
る。 本発明を他の方式と比較した結果を第３表に示
す。ここでは標本化周波数５（サンプル／Ｔ）か
ら６（サンプル／Ｔ）への変換を示し（変換比
５：６）、使用するFIRフイルタのタツプ数は61、
入力信号PCMビツト数、出力信号PCMビツト数
及びフイルタ係数量子化ビツト数は９である。 第３表で、各方式の構成は次のとおりである。 方式１；全ての演算をそのまま実行する方式。 方式２；全ての演算を全てメモリに記憶させる方
式。入力データ総ビツト数99ビツト（11×９）
のアドレスに対応する299個のアドレスが必要
である。 方式３；全ての演算をサンプル毎ビツトプレーン
処理により実行する方式。入力データビツト数
11ビツトのアドレスに対応する211個のアドレ
スが54個必要である。 方式４；本発明による方式。入力データビツト数
11ビツトのアドレスに対応する211個のアドレ
スが12個必要で、総ビツト数は211×12×９≒
218となる。また、加算回数は前述したように
各モード毎に必ず少なくともある１サンプルを
出力することになる。従つて、１回の加算毎に
１サンプルの出力を得ることができる。
【表】
【表】
（発明の効果）
以上説明したごとく、本発明はFIRフイルタを
用いる速度変換回路において、(1)タツプ係数の乗
算をROMにより行うので高速演算が可能であ
り、(2)入力信号に間挿される振幅「０」の信号に
対する演算を省略することによりROMの容量が
縮少され、(3)入力信号の各ビツトに対応してもう
けられるROMが同時に動作するので処理時間が
短縮され、さらに、(4)シフトレジスタアダーによ
り唯１回の加算でROMの出力の加算を行なうこ
とによりROMの容量の減少と高速演算の両方が
可能となつている。
用いる速度変換回路において、(1)タツプ係数の乗
算をROMにより行うので高速演算が可能であ
り、(2)入力信号に間挿される振幅「０」の信号に
対する演算を省略することによりROMの容量が
縮少され、(3)入力信号の各ビツトに対応してもう
けられるROMが同時に動作するので処理時間が
短縮され、さらに、(4)シフトレジスタアダーによ
り唯１回の加算でROMの出力の加算を行なうこ
とによりROMの容量の減少と高速演算の両方が
可能となつている。
第１図は本発明による速度変換処理の過程を説
明する図、第２図と第３図は本発明の動作の基本
であるトランスバーサルフイルタの構成図、第４
図は本発明による速度変換回路の構成例、第５図
は本発明によるアドレスコンバータの動作説明
図、第６図は抽出されたビツトプレーンとサブフ
イルタROMの接続関係を示す図である。 （符号の説明；第４図）７；パラレルシフトレ
ジスタ、８；アドレスコンバータ、９；サブフイ
ルタROM、１０；シフトレジスタアダー、１
１：出力ゲート。
明する図、第２図と第３図は本発明の動作の基本
であるトランスバーサルフイルタの構成図、第４
図は本発明による速度変換回路の構成例、第５図
は本発明によるアドレスコンバータの動作説明
図、第６図は抽出されたビツトプレーンとサブフ
イルタROMの接続関係を示す図である。 （符号の説明；第４図）７；パラレルシフトレ
ジスタ、８；アドレスコンバータ、９；サブフイ
ルタROM、１０；シフトレジスタアダー、１
１：出力ゲート。
Claims (1)
- 【特許請求の範囲】 １ 標本化周波数Ｍ（サンプル／秒）で量子化ビ
ツト数ｎの入力デイジタル信号系列を標本化周波
数Ｎ（サンプル／秒）で量子化ビツト数ｎの出力
デイジタル信号系列に変換する標本化周波数変換
回路において（ＭとＮは相互に素の関係の自然
数）、 前記量子化ビツト数ｎで量子化された入力信号
の最下位ビツトから最上位ビツトまでの各ビツト
に対応して蓄積する第１から第ｎのビツトプレー
ンを有し、かつ該ビツトプレーンのビツト長Ｐが
サンプル数の変換用内挿を実行するサブフイルタ
ROM部内のローパスフイルタのタツプ数Ｐとな
るように形成されたパラレルシフトレジスタ部
と、 前記ビツトプレーンごとに蓄積されている情報
をアドレスに変換するＮ個のアドレスコンバータ
部と、 蓄積の容量がｎ×2Pビツトで構造が［ｎ／Ｎ］
＋１（ただし、［ ］は切り捨て整数化演算を表わ
す）重構造を有し、かつ該アドレスコンバータに
予め内蔵されているアクセステーブルに従つて接
続される前記ビツトプレーンの各々について該ロ
ーパスフイルタを通してフイルタ処理するＮ×
（［ｎ／Ｎ］＋１）個のサブフイルタROM部と、 該サブフイルタROM部にそれぞれ対応して配
置されかつ読み出された前記サブフイルタROM
部の内容を桁合せをしながら加算するシフトレジ
スタアダーと、 該シフトレジスタアダーによる加算がｎ−１回
終了した時点でゲートを開き前記シフトレジスタ
アダーの内容を取り出す出力ゲートとを有するこ
とを特徴とする標本化周波数の高速変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101367A JPS58219841A (ja) | 1982-06-15 | 1982-06-15 | 標本化周波数の高速変換回路 |
| US06/503,508 US4536745A (en) | 1982-06-15 | 1983-06-13 | Sampling frequency conversion device |
| GB08316185A GB2122055B (en) | 1982-06-15 | 1983-06-14 | Sampling frequency conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101367A JPS58219841A (ja) | 1982-06-15 | 1982-06-15 | 標本化周波数の高速変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219841A JPS58219841A (ja) | 1983-12-21 |
| JPS6364100B2 true JPS6364100B2 (ja) | 1988-12-09 |
Family
ID=14298848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57101367A Granted JPS58219841A (ja) | 1982-06-15 | 1982-06-15 | 標本化周波数の高速変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4536745A (ja) |
| JP (1) | JPS58219841A (ja) |
| GB (1) | GB2122055B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0333818U (ja) * | 1989-08-11 | 1991-04-03 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210737A (ja) * | 1985-03-14 | 1986-09-18 | Nec Corp | クロツク制御回路 |
| JPH0793548B2 (ja) * | 1987-08-31 | 1995-10-09 | 三洋電機株式会社 | 標本化周波数変換回路 |
| FR2636183B1 (fr) * | 1988-08-12 | 1990-10-12 | Thiriet Jean Yves | Filtre numerique a debit variable pour modulateur de phase |
| EP0356597B1 (en) * | 1988-08-30 | 1994-03-30 | International Business Machines Corporation | Improvement to digital filter sampling rate conversion method and device |
| US5274469A (en) * | 1991-12-23 | 1993-12-28 | Eastman Kodak Company | Sample rate converter circuit for image data |
| JP2594202B2 (ja) * | 1992-02-25 | 1997-03-26 | 三洋電機株式会社 | デジタル信号処理装置 |
| US5613084A (en) * | 1994-10-04 | 1997-03-18 | Panasonic Technologies, Inc. | Interpolation filter selection circuit for sample rate conversion using phase quantization |
| US5808691A (en) * | 1995-12-12 | 1998-09-15 | Cirrus Logic, Inc. | Digital carrier synthesis synchronized to a reference signal that is asynchronous with respect to a digital sampling clock |
| EP0908057B1 (en) | 1997-03-12 | 2004-03-03 | Matsushita Electric Industrial Co., Ltd | Upsampling filter and half-pixel generator for an hdtv downconversion system |
| US6618443B1 (en) | 1997-03-12 | 2003-09-09 | Matsushita Electric Industrial Co., Ltd. | Upsampling filter for a down conversion system |
| US6788347B1 (en) * | 1997-03-12 | 2004-09-07 | Matsushita Electric Industrial Co., Ltd. | HDTV downconversion system |
| US6175592B1 (en) | 1997-03-12 | 2001-01-16 | Matsushita Electric Industrial Co., Ltd. | Frequency domain filtering for down conversion of a DCT encoded picture |
| US6487249B2 (en) | 1998-10-09 | 2002-11-26 | Matsushita Electric Industrial Co., Ltd. | Efficient down conversion system for 2:1 decimation |
| FR2826816B1 (fr) * | 2001-06-29 | 2003-09-26 | St Microelectronics Sa | Dispositif de conversion d'une sequence d'echantillons numeriques |
| US8542786B2 (en) * | 2010-08-04 | 2013-09-24 | Evertz Microsystems Ltd. | Multi-channel sample rate converter |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7400764A (nl) * | 1974-01-21 | 1975-07-23 | Philips Nv | Digitale inrichting voor het omzetten van ge- comprimeerde delta gemoduleerde signalen in pcm-signalen. |
| US4109110A (en) * | 1975-02-20 | 1978-08-22 | International Standard Electric Corporation | Digital-to-analog converter |
| US4000513A (en) * | 1975-07-28 | 1976-12-28 | Computer Peripherals, Inc. | Apparatus and method for data recording with peak shift compensation |
| JPS5451343A (en) * | 1977-09-30 | 1979-04-23 | Hitachi Ltd | Code converter |
| US4188583A (en) * | 1977-12-23 | 1980-02-12 | Rca Corporation | Sampling method and apparatuses |
| JPS5853352B2 (ja) * | 1979-10-03 | 1983-11-29 | 日本電信電話株式会社 | 音声合成器 |
-
1982
- 1982-06-15 JP JP57101367A patent/JPS58219841A/ja active Granted
-
1983
- 1983-06-13 US US06/503,508 patent/US4536745A/en not_active Expired - Lifetime
- 1983-06-14 GB GB08316185A patent/GB2122055B/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0333818U (ja) * | 1989-08-11 | 1991-04-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58219841A (ja) | 1983-12-21 |
| GB8316185D0 (en) | 1983-07-20 |
| GB2122055B (en) | 1986-03-26 |
| US4536745A (en) | 1985-08-20 |
| GB2122055A (en) | 1984-01-04 |
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