JPS61210737A - クロツク制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタルデータ伝送の復調等におけるクロ
ック同期に関わる。

（従来技術とその間順点） 伝送周期Ｔｂの信号を受信し、サンプル周期Ｔｓで受信
波形をサンプルするディジタル復調に於いてサンプル周
期Ｔｓが固定されているタロツク同期回路では、直接そ
のサンプル値から、伝送周期Ｔｂの値は得ることができ
ない。この場合、Ｔｓのサンプル値系列を、内挿フィル
タを通し、内挿し受信波形を、再生することにより従来
のアナログ連続波形入力を前提としたタロツク制御回路
（特願昭５８−０１６４．０６号、明細書、［クロック
位相制御回路］）を用いて、タロツク制御か行ノっれる
ことは知られている。

内挿フィルタをテ゛イジタルで構成する場合の手段とし
ては、高速クロックで動作するディジタルフィルタを用
いる方法と、入力信号系列を、帯域制限した」烏合の出
力信号系列を完全な写像（マツピング）により表現して
おき、この写像を読み出し専用メモリー（Ｒｅａｄ　Ｏ
ｎ］ｙ　Ｍｅｍｏｒｙ＝ＲＯＭ）により行う方ｌ去とが
一般ｒ白である３、シかしながら、クロック制御に用い
る内挿フィルタは、タイミンク制御計へＴ毎の高速内挿
出力か゛必要となり、前音の方法では、演算量か問題と
なる。後者の方法の内挿フィルタは、サンプル同期と同
し周期を持つ高速クロックでＲＯＭから内挿波形を読み
出す方法（アイ・イー、イー、イー件うンザクションズ
・オン・コミュニケーションズ（ＩＥＥＥ　Ｔｒａｎｓ
ａｃｔｉｏｎｓ　Ｏｎ　Ｃｏｍｍｕｎｉ−ｃａｔｉｏｎ
ｓ）ＣＯＭ−２５巻、　１．９１’１年、　］、］２４
．２ページー１−２４−４ページとして知られている（
第９図）。しかしこの方法は、２値のディジタル信号に
夕１して内挿波形を出力しているに過ぎない。従ってク
ロック同期等の受信波形をサンプルした多値ディジタル
信号に関する内挿は不可能であり、クロック制御回路は
、構成できない。

本発明は、このＲＯＭを使用した内挿フィルタを多値に
適用させることにより、クロック制御回路を実現するも
のである。

（発明の目的） 本発明は、多値内挿フィルタを用いてフィルタ演算の必
要のないクロック制御回路を提供することをＬＩ的とす
るものである３゜ 本発明は、（ａ）１と０から成るシンホル系列に月する
内挿波形を出力する基本内挿フィルタＧ。

（ｂ）伝送周期Ｔｂの信号をＴｓ同周期サンプルした任
意のレベル■を なるＭ個の要素よりなるベクトル（ａＭ−１１ａＭ−２
１・・・ａＯ）で表すディジタル値に対し、Ｍ個の前記
基本内挿フィルタに各々前記ａ１をシンボル値として入
力する分配器。

（Ｃ）前記Ｍ個の前記基本内挿フィルタ出力Ｇ（ａ０）
、Ｇ（ａｌ）、−Ｇ（ａＭ、）から なる出力を得る合成回路。

（ｄ）前記合成回路をクロック信号の零位相でサンプル
する第１のサンプラ。

（ｅ）前記クロック信号の　位相で前記合成回路出力を
サンプルする第２のサンプラ。

（ｆ）前記第１．第２のサンプラの値を入力し、内挿波
形サンプルタイミングの過不足Ｔｅを出力するタイミン
グ誤差検出器。

（ｇ）該タイミング誤差検出器出力Ｔｅを入力し第１の
サンプラの次サンプル値が最適なサンプル位相となる様
に第１のサンプラのサンプルタイミングを制御するタイ
ミング制御回路。

とを含んで構成されるクロック制御回路である。

（構成の詳細な説明） ＲＯＭによる内挿フィルタは、完全な写像であるので、
任意のレベル■を写像Ｇで写像しその出力をＦとする。

ここでＧは線形写像とすると、Ｆ＝Ｇ（Ｖ）−（］１ で表わせる。ここで■を多値ディジタル信号として、次
の様に表わすとする。

Ｖ＝Σａ１２’　（ａ、＝　０．１１−＋２１写像Ｇは
、線形写像であるので、（２）を使って表わすと、次の
様に展開できる。

二〇（ａｏ）十〇（ａｌ　２′）十　　　＋Ｇ（ａ　　
　　２Ａｆ−１）二〇（Ｑｏ）＋２６（ａ＋１＋−→−
２０（ａＭ−，１＝（Σ２’ＯＬａρ−，−（３） （３）式は、第９図の２値ＲＯＭ内挿フィルタをＭ−１
個使用することにより多値ティジタル信号を内挿可能に
したことを示すものである。、８５を基本内挿フィルタ
と呼ぶこの多値ディジタル内挿フィルタの構成を第８図
に示す。

図中８０は、多値ディジタル信号を２１の桁別に分解す
る分配器。その桁別の各値（１又はＯ）を入力し、その
系列に対応する内挿値を出力する内挿フィルタ８１０゜
８１１、８１２．、この内挿フィルタは８５と同等であ
る。。

８３０、８３１．８３２は、各内挿波用月二重み８２０
．８２１−５８２２を掛ける掛算器３．そして各掛算器
出力を合成する加・算器８４０とから成る合成回路８４
である。

この多値ディジタル内挿フィルタにより内挿された内挿
波形のアイ、パターンを第２図（ａ）に示す。図は内挿
出力Ｆがアイか開いた所で＋１を取る様なアイパターン
であるとする６、この内挿波）「毛を次にサンプルし、
タイミング誤差検出器に入力する同図（ｂ）は、そのサ
ンプル・タイミングを示しており、矢印で示したＴｂ秒
ごとのそれは、アイ・パターンの最も広く目の開く時間
に一致している。同図（Ｃ）は、先の（ｂ）と凡用（１
８０°）だけずれたタイミング信号を示している。この
タイミングで先の（ａ）波形をサンプルすると、その前
後で送信符号が変化しなかった場合の＋１の値と、逆に
変化した場合の零近傍の値とのおおよそ３つの値をとる
。第２図（ａ）の波形は、伝送パルスのロールオフ率や
ビット・パターンにも依存するがおよそ、第３図（ａ）
の様に簡略化して扱っても、平均的には問題はない。そ
こで第３図（ｂ）に示した様にサンプル・タイミンク゛
をＴｅ秒だけ遅らせた場合を考えてみる。するとアイの
開きはＷ。からＷｌと狭くなる一方、第３図（ｃ）のタ
イミングで入力信号をサンプルした値も零近傍の値から
、より大きな値をとる様になる。今回（ｃ）の矢印の前
後で送信符号は変化しない場合は除いて、−１から＋１
へ変化した場合には同（Ｃ）でのサンプル値は宍−＋）
なる正の値をとり、逆に＋１から−１へ変化した場合に
はｅ（−１−１なる負の値をとる。これにより、同（Ｃ
）のタイミング前後での送信符号を知ることにより、サ
ンプル、タイミングのずれを検出することができる。そ
こで゛今後第２図（ｂ）、第３図（ｂ）のタイミングを
データ・サンプル・タイミング、同じ＜（ｃ）を零クロ
ス検出タイミングと呼ぶ。

」二記説明を要約すると以下の様になる。第１に零クロ
ス検出タイミング前後でのデータが無変化の場合、タイ
ミングずれ情報は零クロス検出タイミングでの入力渡し
サンプル値がら得られない。第２に、データが−１から
＋１へ変化した場合、タイミング誤差情報は零クロス検
出タイミングでの入力波形サンプル値に比例する。第３
にデータが＋１から−１へ変化した場合、タイミングす
れ情報は零クロス検出タイミングでの入力波形サンプル
値の逆極性の値に比例する。

以上がタイミング誤差検出器の説明であり、ここで得ら
れるタイミング誤差を、制御信号■３として、タイミン
グ制御回路により出力する。

タイミング制御回路は、伝送周期に周期した高速クロッ
クによってカラン１−ダウンをくりがえすカウントによ
り構成される。今、伝送周期Ｔｂに対して、１／Ｌ倍の
伝送周期１／ＬＴｂを高速クロックとすると、カウンタ
の初期値を毎回りとすれば、カウンタは、Ｔｂ間隔でカ
ウントダウンをくりかえす。このカウントダウンのたひ
にサンプルパルスを出力すれば、データサンプルタイミ
ングとなる。又、これによりＴｂ／２だけ遅延したパル
スを出力すれば゛、零クロス検出タイミングとなる。タ
イミング誤差が検出された場合は、その初期値を（Ｌ−
）ｐ）とすることにより、次のサンプル点は、タイミン
グ誤差をなくす方向に動く。この様にカウンタの初期値
を（Ｌ＋ｆ３）とすることに、サンプルタイミングの過
不足を補い、データサンプルタイミングを所望の位置と
する。

以」二のタイミング誤差検出器及びタイミング制御回路
の原理を具体的にしたのが、第４図である。

図中１はデータサンプルタイミングで入力信号をサンプ
ルする第１のサンプラ、２は零クロス検出タイミングで
入力信号をサンプルする第２のサンプラ、３は第１のサ
ンプラの出力の符号識別を行い＋１を出力する識別器、
４は」二で説明した様にデータの変化を検出する微分器
で、−ビット遅延回路４０と減算器４１とから成ってい
る。５は微分器出力と第２のサンプラ出力との積を取る
掛算器である。６はタイミング制御回路で高速パルス発
振器６１と同パルスをカラン１−ダウンしていくカウン
タ６０、またカウンタ初期値を定められた定数Ｎと制御
信号βとの和（Ｎ　十ｐ）として供給する加算器６２と
データサンプルタイミングから零クロス検出タイミング
を発生させる為のＴ／２の遅延回路７とから成っている
。同カウンタは、零までカウント・ダウンしてしまうと
、外部へサンプルパルスを出力する一方、加算器６２の
出力値を次の初期値としてセットして＋Ｉｊびカウント
・ダウン動作を始める７、これにより入力端子１０４に
加えられる制御信号により、クロック信号発生器からの
サンプル、パルスの出力位相か制御できることが分かる
３、 ここで掛算器５の出力を考えてみると、テ゛−タ無変化
の場合、微分器４の出力は零であるので、出力端子１０
１には零が出力される。−１から＋１へのデータ変化が
あった場合、微分器４の出力は２となり、２×（零クロ
ス・サンプル値）が出力端子１−０１へ表われる。逆に
＋１から−１へのデータ変化があった場合、微分器４の
出力は−２となり、−２×（零クロス・サンプル値）が
出力端子１０１へ表われる。これにより、任意のデータ
変化に対し、出力端子１０１へは、正しい方向のタイミ
ングずれ情報が表れることが分がる。

第５図はタイミングずれＴｅに対する出力端子１０１の
平均出力ｅの関係を示したものである。同図でＴｅ−±
Ｔ／２の所で特性が不連結となっているのは、データ・
サンプル・タイミングが波形の零クロス・タイミング近
傍にある為に急激な極性反転が発生することが起因する
。以−にの説明では、入力信号は実数として扱ってきた
が、４組位相変調の復調信号の様に２系列の独立したデ
ータが実部と虚部に存在する様な場合が考えられる。こ
の場合、実部と虚部の一方を実数波形として、今まで同
様に扱うことができるが、有効な情報を有する他方を捨
て去ることは問題がある。従って、この様な場合には実
部と虚部の両方を有効に利用する別のタイミングずれ検
出法が求められる。

第４図の第１のサンプラ１、第２のサンプラ２、識別器
３、微分器４を各々複素数を入出力する同一構成要素と
して］’　、２’　、３’　、４’　　とし、入力端子
１００、出力端子１０２．１０３も各々複素数に対応し
て２組の端子（１０００，１，００１）、　（１０２０
，２０２１）、　（１０３０，１０３１）を有する１０
０’　、１０２’　、１０３’　、として複素数入力に
対応すべく構成し直したのが第７図である。第６図は第
７図のブロック２００の詳細を示している。ここで特に
説明しないものは第４図のものと同一である。ただし５
の掛算器はここでは記されていない。２００は、第５図
全体の参照番号である。

（実施例） 第１図は、本発明の一実施例を示すブロック図である。

Ｔｓ周期でサンプルされた多値ディジタル信号は、多値
テ゛イジタル内挿フィルタ８に入力され、内挿波形を高
速サンプル値で出力する。その内挿波形は、クロック信
号の零位相でサンプルされる第１のサンプラ１と几位相
でサンプルされる第２のサンプラ２によりサンプルされ
る。両サンプル値を識別器３、微分器４、掛算器５より
構成されるタイミング誤差検出器に入力することによっ
て、制御信号。が得られる。この制御信号。に基づいて
、第１のサンプラのサンプル値が最適なサンプル位相と
なる様に、データ・サンプルタイミング信号１０５及び
零クロス検出タイミング信号１０６を出力するタイミン
グ制御回路６から成る。

（本発明の効果） 本発明によれば、フィルタ演算の必要のないクロック制
御回路を提供できる。

【図面の簡単な説明】 第１図は本発明の一実施例を示す図、第２図、第３図は
、内挿出力波形とサンプルタイミングとの関係を説明す
る為の図、第４図は、本発明のタイミング誤差検出器及
び、タイミング制御回路の構成を詳細に示した図、第５
図はタイミングずれＴｅとそれに対するタイミングすれ
検出の関係を示す図、第６図、第７図は、タイミング誤
差検出器及び、タイミング制御回路を複素関係としたと
きの図、第８図は本発明に用いる多値テ゛イジタル内挿
フィルタの構成を示す図、第９図は、従来の内挿フィル
タの構成を示す図である。 図において、 １は第１のサンプラ、２は第２のサンプラ、３は識別器
、４は微分器、５は掛算器、６はタイミング制御回路、
８０は分配器、８１０．８］、１．、９１２は、基本内
挿フィルタ、８４は合成回路、９はタイミング誤差検出
器を各々示す３、

Claims (1)

1. 【特許請求の範囲】 （ａ）１と０から成るシンボル系列に対する内挿波形を
   出力する基本内挿フィルタＧ、 （ｂ）伝送周期Ｔｂの信号をＴｓ周期でサンプルした任
   意のレベルＶを Ｖ＝Σ＾Ｍ＾−＾１＿ｉ＿＝＿０ａ＿ｉ・２＾ｉ（ａ＿
   ｉ＝０、１）なるＭ個の要素よりなるベクトル（ａ＿Ｍ
   ＿−＿１、ａ＿Ｍ＿−＿２、…ａ＿０）で表すディジタ
   ル値に対し、Ｍ個の前記基本内挿フィルタに各々前記ａ
   ＿ｉをシンボル値として入力する分配器、 （ｃ）前記Ｍ個の前記基本内挿フィルタ出力Ｇ（ａ＿０
   ）、Ｇ（ａ＿１）、…Ｇ（ａ＿Ｍ＿−＿１）からＦ＝Σ
   ＾Ｍ＾−＾１＿ｉ＿＝＿０２＾ｉ・Ｇ（ａ＿ｉ）なる出
   力を得る合成回路、 （ｄ）前記合成回路をクロック信号の零位相でサンプル
   する第１のサンプラ、 （ｅ）前記クロック信号の位相で前記合成回路出力をサ
   ンプルする第２のサンプラ、 （ｆ）前記第１、第２のサンプラの値を入力し、内挿波
   形サンプルタイミングの過不足Ｔｅを出力するタイミン
   グ誤差検出器、 （ｇ）該タイミング誤差検出器出力Ｔｅを入力し第１の
   サンプラの次サンプル値が最適なサンプル位相となる様
   に第１のサンプラのサンプルタイミングを制御するタイ
   ミング制御回路、 とを少なくとも含んで構成されることを特徴とするクロ
   ック制御回路。