JPS59183560A - クロツク位相制御回路 - Google Patents
クロツク位相制御回路Info
- Publication number
- JPS59183560A JPS59183560A JP58057529A JP5752983A JPS59183560A JP S59183560 A JPS59183560 A JP S59183560A JP 58057529 A JP58057529 A JP 58057529A JP 5752983 A JP5752983 A JP 5752983A JP S59183560 A JPS59183560 A JP S59183560A
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- JP
- Japan
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- output
- sampler
- phase
- signal
- value
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- Granted
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はディジタル信号伝送に於けるクロック信号位
相同期に関る。
相同期に関る。
高能率ディジタル信号伝送に於いては、小ロールオフ波
形整形されたパルスを用いて符号伝送を行う為、受信側
のサンプル・タイミングのずれは特性を急激に劣化させ
ることになる。従来、サンプル・タイミング、すなわち
クロック信号抽出は、入力信号を整流し、クロック成分
を発生させておいて、狭帯域帯域通過ｆ波器に通してク
ロックを抽出していた。
形整形されたパルスを用いて符号伝送を行う為、受信側
のサンプル・タイミングのずれは特性を急激に劣化させ
ることになる。従来、サンプル・タイミング、すなわち
クロック信号抽出は、入力信号を整流し、クロック成分
を発生させておいて、狭帯域帯域通過ｆ波器に通してク
ロックを抽出していた。
近年、受信器のディジタル化が進み、クロック信号抽出
のディジタル処理の必要性が高まってきた。ディジタル
化受信器の場合、クロック信号を抽出すると言う方法よ
り、むしろサンプル・タイミングを直接制御する方式が
向いている。
のディジタル処理の必要性が高まってきた。ディジタル
化受信器の場合、クロック信号を抽出すると言う方法よ
り、むしろサンプル・タイミングを直接制御する方式が
向いている。
本発明の目的は、ディジタル処理に向いた、簡、易なサ
ンプル・タイミング制御回路の提供にある。
ンプル・タイミング制御回路の提供にある。
この発明はクロック信号の零位相で複素人力信号をサン
プルする第一のサンプラと、前記クロック信号のπ位相
で前記複素人力信号をサンプルする第２のサンプラと、
前記第一のサンプラ出力の複素符号識別する識別器と、
該識別器出力の一周期前の値と現在の値との変化を検出
する変化検出器と、該変化検出器が実虚両部の識別値の
変化を検出した時にのみ前記識別器出力ない１−前記識
別器出力の一周期前の値と現在の値との差と前記第２の
サングラ出力の実部同志と虚部同志との少なくともいづ
れかの積を得る掛算器とをＪＬ備し、該掛算器出力に応
じて前記クロック信号の位相を変化させ、前記複素入力
信号が最適なサンプル位相で第１のサンプラによりサン
プルされる機制御す乙ことを特徴とするクロック位相制
御回路である。
プルする第一のサンプラと、前記クロック信号のπ位相
で前記複素人力信号をサンプルする第２のサンプラと、
前記第一のサンプラ出力の複素符号識別する識別器と、
該識別器出力の一周期前の値と現在の値との変化を検出
する変化検出器と、該変化検出器が実虚両部の識別値の
変化を検出した時にのみ前記識別器出力ない１−前記識
別器出力の一周期前の値と現在の値との差と前記第２の
サングラ出力の実部同志と虚部同志との少なくともいづ
れかの積を得る掛算器とをＪＬ備し、該掛算器出力に応
じて前記クロック信号の位相を変化させ、前記複素入力
信号が最適なサンプル位相で第１のサンプラによりサン
プルされる機制御す乙ことを特徴とするクロック位相制
御回路である。
次に本発明に付いて図面を参照して詳細に説明する。
第１図（ａ）は＋１．−１の２値ディジタル信号、ある
いは４相位相変調波の復調信号の実部、オたは虚部のア
イ・パターンを示したものである。同図（ｂ）は、その
サンプル・タイミングを示しており、矢印で示したＴ秒
ごとのそれは、アイ・パターンの最も広く目の開く時間
に一致している。同図（Ｃ）は、先の（ｂ）とπ相（１
８０°）だけずれたタイミング信号を示している。この
タイミングで先の（ａ）波形をサンプルすると、その前
後で送信符号が変化しなかった場合の）易値と、逆に変
化した場合の零Ｉ傍の値とのおおよそ３つの値をとる。
いは４相位相変調波の復調信号の実部、オたは虚部のア
イ・パターンを示したものである。同図（ｂ）は、その
サンプル・タイミングを示しており、矢印で示したＴ秒
ごとのそれは、アイ・パターンの最も広く目の開く時間
に一致している。同図（Ｃ）は、先の（ｂ）とπ相（１
８０°）だけずれたタイミング信号を示している。この
タイミングで先の（ａ）波形をサンプルすると、その前
後で送信符号が変化しなかった場合の）易値と、逆に変
化した場合の零Ｉ傍の値とのおおよそ３つの値をとる。
第１図（ａ）の波形ハ、伝送パルスのロール・オフ率や
ビ゛ット・パターンにも依存するがおおよそ、第２図（
ａ）の様に簡略化して扱っても、平均的には問題はない
〇そこで第２図（ｂ）に示した様にサンプル・タイミン
グをＴｅ秒だけ遅らせた場合を考えてみる。するとアイ
の開きはＷｏからＷｓと狭くなる一方、第２図（Ｃ）の
タイミングで入力信号をサンプルした値も零近傍の値か
ら、よシ大きな値をとる様になる。今回（Ｃ）の矢印の
前後で送信符号が変化しない場合は除いて、−１から＋
１へ変化した場合には同（ｃ）でのサンプル値はｅ（−
＋）なる正の値をとり、逆に＋１から−１へ変化した場
合にはｅ（、、なる負の値をとる。
ビ゛ット・パターンにも依存するがおおよそ、第２図（
ａ）の様に簡略化して扱っても、平均的には問題はない
〇そこで第２図（ｂ）に示した様にサンプル・タイミン
グをＴｅ秒だけ遅らせた場合を考えてみる。するとアイ
の開きはＷｏからＷｓと狭くなる一方、第２図（Ｃ）の
タイミングで入力信号をサンプルした値も零近傍の値か
ら、よシ大きな値をとる様になる。今回（Ｃ）の矢印の
前後で送信符号が変化しない場合は除いて、−１から＋
１へ変化した場合には同（ｃ）でのサンプル値はｅ（−
＋）なる正の値をとり、逆に＋１から−１へ変化した場
合にはｅ（、、なる負の値をとる。
これによシ、同（ｃ）のタイミング前後での送信符号を
知ることによシ、サンプル・タイミングのずれを検出す
ることができる。そこで今後、第１、第２両図（ｂ）の
タイミングをデータ・サンプフレータイミング、同じ＜
（Ｃ）を零クロス検出タイミングと呼ぶ。
知ることによシ、サンプル・タイミングのずれを検出す
ることができる。そこで今後、第１、第２両図（ｂ）の
タイミングをデータ・サンプフレータイミング、同じ＜
（Ｃ）を零クロス検出タイミングと呼ぶ。
上記説明を要約すると以下の様になる。第１に零クロス
検出タイミング前後でのデータが無変化の場合、タイミ
ングずれ情報は零クロス検出タイミングでの入力波形サ
ンプル値からは得られない。
検出タイミング前後でのデータが無変化の場合、タイミ
ングずれ情報は零クロス検出タイミングでの入力波形サ
ンプル値からは得られない。
第２にデータが−１から＋１へ変化した場合、タイミン
グずれ情報は零クロス検出タイミングでの入力波形サン
プル値に比例する。第３にデータが＋１から−ｌへ変化
した場合、タイミングずれ情報は零クロス検出タイミン
グでの入力波形サンプル値の逆極性の値に比例する。
グずれ情報は零クロス検出タイミングでの入力波形サン
プル値に比例する。第３にデータが＋１から−ｌへ変化
した場合、タイミングずれ情報は零クロス検出タイミン
グでの入力波形サンプル値の逆極性の値に比例する。
以上のタイミングずれ情報検出の原理を具体的にしたの
が第３図である。
が第３図である。
図中１は、１データサンプルタイミングで入力信号をサ
ンプルする第１のサンプラ、２は零クロス検出タイミン
グで入力信号をサンプルする第２のサンプラ、３は第１
のサンプラの出力の符号識別を行い＋１を出力する識別
器、４は上で説明した様にデータの変化を検出する変化
検出器として働く微分器で、−ビット遅延回路４０と減
算器４１とから成っている。５は微分器出力と第２のサ
ングラ出力との積を取る掛算器である。同掛算器の入力
の内、微分器出力は請求範囲で言う所の前記識別器出力
の一周期前の値と現在の値との差を出力することになる
が、この入力の代りに識別器出力をそのまま入力しても
全く同じ動作をする。すなわち、４ＰＳＫの場合、微分
器出力が正の時は、識別器出力の現在の値も正であるか
らである。同様に変化検出器が信号変化を検出した場合
には、−周期前の識別値は必ず現在の識別値と逆極性に
なっているので、現在の識別値の代りに一周期前の識別
値を極性を逆転して用いても良い。なお、この変化検出
器の構成としては本例の様な微分器の他に、例えば復調
信号の正負をロジックレベルのハイとローレベルに対応
させ、同信号と一周期前の同信号との排他的論理和を取
ればよい、その出力がハイ・レベルの時は信号に変化が
あった時に対応することＫなる。６はクロック信号発生
器で高速パルス発振器６１と同パルスをカウントダウン
していくカウンタ６０．ｊたカウンタ初期値を定められ
た定数Ｎと制御信号αとの和（Ｎ＋α）として供給する
加算器６２とから成っている。同カウンタは、零までカ
ウント会ダウンしてしまうと、外部へサンプル・パルス
を出力する一方、加算器６２の出力値を次の初期値とし
てセットして再びカウント・ダウン動作を始める。これ
により入力端子１０４に加えられる制御信号によシ、′
クロック信号発生器からのサンプル・パルスの出力位相
が制御できることが分る。７はデータ・サンプルタイミ
ングから零クロス検出タイミングを発生させる為のＴ
／ ２の遅延回路である。
ンプルする第１のサンプラ、２は零クロス検出タイミン
グで入力信号をサンプルする第２のサンプラ、３は第１
のサンプラの出力の符号識別を行い＋１を出力する識別
器、４は上で説明した様にデータの変化を検出する変化
検出器として働く微分器で、−ビット遅延回路４０と減
算器４１とから成っている。５は微分器出力と第２のサ
ングラ出力との積を取る掛算器である。同掛算器の入力
の内、微分器出力は請求範囲で言う所の前記識別器出力
の一周期前の値と現在の値との差を出力することになる
が、この入力の代りに識別器出力をそのまま入力しても
全く同じ動作をする。すなわち、４ＰＳＫの場合、微分
器出力が正の時は、識別器出力の現在の値も正であるか
らである。同様に変化検出器が信号変化を検出した場合
には、−周期前の識別値は必ず現在の識別値と逆極性に
なっているので、現在の識別値の代りに一周期前の識別
値を極性を逆転して用いても良い。なお、この変化検出
器の構成としては本例の様な微分器の他に、例えば復調
信号の正負をロジックレベルのハイとローレベルに対応
させ、同信号と一周期前の同信号との排他的論理和を取
ればよい、その出力がハイ・レベルの時は信号に変化が
あった時に対応することＫなる。６はクロック信号発生
器で高速パルス発振器６１と同パルスをカウントダウン
していくカウンタ６０．ｊたカウンタ初期値を定められ
た定数Ｎと制御信号αとの和（Ｎ＋α）として供給する
加算器６２とから成っている。同カウンタは、零までカ
ウント会ダウンしてしまうと、外部へサンプル・パルス
を出力する一方、加算器６２の出力値を次の初期値とし
てセットして再びカウント・ダウン動作を始める。これ
により入力端子１０４に加えられる制御信号によシ、′
クロック信号発生器からのサンプル・パルスの出力位相
が制御できることが分る。７はデータ・サンプルタイミ
ングから零クロス検出タイミングを発生させる為のＴ
／ ２の遅延回路である。
ここで掛算器５の出力を考えてみると、データ無変化の
場合、微分器４の出力は零であるので、出力端子１０１
には零が出力される。−１から＋１へのデータ変化があ
った場合、微分器４の出力は２となり、２×（零クロス
・サンプル値）が出力端子１０１へ表われる。逆に＋１
から−１へのデータ変化があった場合、微分器４の出力
は−２となり、−２×（零クロス・サンプル値）が出力
端子１０１に表われる。これにより、任意のデータ変化
に対し、出力端子１０１へは、正しい方向のタイミング
ずれ情報が表われることが分る。
場合、微分器４の出力は零であるので、出力端子１０１
には零が出力される。−１から＋１へのデータ変化があ
った場合、微分器４の出力は２となり、２×（零クロス
・サンプル値）が出力端子１０１へ表われる。逆に＋１
から−１へのデータ変化があった場合、微分器４の出力
は−２となり、−２×（零クロス・サンプル値）が出力
端子１０１に表われる。これにより、任意のデータ変化
に対し、出力端子１０１へは、正しい方向のタイミング
ずれ情報が表われることが分る。
第４図はタイミングずれＴｅに対する出力端子１０１の
平均出力ｅの関係を示したものである。同は、データ・
サンプル・タイミングが波形の零クロス・タイミング近
傍にある為に急激な極性反転が発生することが起因する
。
平均出力ｅの関係を示したものである。同は、データ・
サンプル・タイミングが波形の零クロス・タイミング近
傍にある為に急激な極性反転が発生することが起因する
。
以上の説明では、入力信号は実数として扱ってきたが、
４相位相変調の様に２系列の独立したデータが実部と虚
部に存在する様な場合が考えられる。どの場合、実部と
虚部の一方を実数波形として、今まで同様に扱うことも
できるが、有効な情報を有する他方を′捨て去ることは
問題である。他方、搬送波帯通信に於いてはその特性の
優秀さから同期検波がよく用いられるが、この時キャリ
ア位相同期が必要となる。これが確立していない状況で
は位相変調信号は入力信号キャリアと受信側参照搬送波
の位相差分だけ傾いて受信され、さらに両者の間に周波
数オフセット△Ｌが存在する様な場合には△ｆに応じて
受信信号点は回転する。
４相位相変調の様に２系列の独立したデータが実部と虚
部に存在する様な場合が考えられる。どの場合、実部と
虚部の一方を実数波形として、今まで同様に扱うことも
できるが、有効な情報を有する他方を′捨て去ることは
問題である。他方、搬送波帯通信に於いてはその特性の
優秀さから同期検波がよく用いられるが、この時キャリ
ア位相同期が必要となる。これが確立していない状況で
は位相変調信号は入力信号キャリアと受信側参照搬送波
の位相差分だけ傾いて受信され、さらに両者の間に周波
数オフセット△Ｌが存在する様な場合には△ｆに応じて
受信信号点は回転する。
クロック位相制御は、キャリア位相同期に関りなく実行
できる方が都合が良いことは言うまでもない。第２図で
の説明はベースバンド信号に対するものであるので搬送
波帯のキャリア同期が取れていない様な状況では多少様
子が異る。ただしこの場合でも４相位相変調波の実部と
虚部とが同時に変化する様な場合には、位相面での信号
点遷移はクロックのπ／２位相で原点近傍と通過するこ
とになり、この状況はキャリア位相の状態によらず同じ
である。よってこの様な状況の場合に限りクロック位相
を制御することにより、キャリア位相同期の状態と完全
に独立させることができるのである。
できる方が都合が良いことは言うまでもない。第２図で
の説明はベースバンド信号に対するものであるので搬送
波帯のキャリア同期が取れていない様な状況では多少様
子が異る。ただしこの場合でも４相位相変調波の実部と
虚部とが同時に変化する様な場合には、位相面での信号
点遷移はクロックのπ／２位相で原点近傍と通過するこ
とになり、この状況はキャリア位相の状態によらず同じ
である。よってこの様な状況の場合に限りクロック位相
を制御することにより、キャリア位相同期の状態と完全
に独立させることができるのである。
第５図は第３図の構成を複素信号に拡張したものである
。第３図の第１のサンプラ１、第２のサンプラ２、識別
器３、微分器４を各々複素数を入出力する同一構成要素
として１／、 ２ ／、 ３／、 ４ ／とし、入力端
子１００．出力端子１０２，１０３も各々複素数に対応
して２組の端子（１０００，１００１）、（１０２０，
’１０２１）（１０３０、１０３１）を有する１００’
、 １０２’ 、 １０３’として複素数入力に対応す
べく構成し直されている。ここで特に説明し々いものは
第３図のものと同一である。ただし５の掛算器はここで
は記されていない。２００は第５口金体の参照番号であ
る。
。第３図の第１のサンプラ１、第２のサンプラ２、識別
器３、微分器４を各々複素数を入出力する同一構成要素
として１／、 ２ ／、 ３／、 ４ ／とし、入力端
子１００．出力端子１０２，１０３も各々複素数に対応
して２組の端子（１０００，１００１）、（１０２０，
’１０２１）（１０３０、１０３１）を有する１００’
、 １０２’ 、 １０３’として複素数入力に対応す
べく構成し直されている。ここで特に説明し々いものは
第３図のものと同一である。ただし５の掛算器はここで
は記されていない。２００は第５口金体の参照番号であ
る。
第６図が本発明の一実施例のブロック図を示す図である
。ブロック２００は第５図と同一のものである。ブロッ
クぎは掛算回路で、同ブロック内の５０が第３図の掛算
器５と同一の機能を果している。他の部分は受信変調信
号の実部と虚部とが同時に変化したことを検出する検出
部である。両者の変化の有無は微分器出力である端子１
０２０ 、１０２１で分る。両者とも無変化の場合には
零が出力される。５５と５６は絶対値回路で微分器出力
が非零の場合圧の一定値を出力し、零の場合には零を出
力する。５１．５２は比較器で零入力に対してはロー・
レベル、一定値以上の値の入力に対してはハイ・レベル
を出力する。５３はアンド回路であり、２つの比較器出
力が共にハイ・レベルの時にのみハイレベルを出力する
。アンド回路のローレベルを零に設定すれば同回路出力
を掛算器５０の出力に掛算器５４で掛けることによって
、受信変調信号の実部と虚部とが同時に変化しない場合
の制御を抑圧することができる。なお、この検出部の構
成としては、この実施例の外にも端子１０２０．１０２
１ 出力を掛算器に入力し、その出力が零であるかど
うかを比較器によって識別する方法をはじめ、色々渚え
られる。また掛算器５０の入力は第２のサンプラ出力の
実部と微分器出力の実部になっているが、この微分器出
力の代りに識別器出力を入力しても全く同じ動作をする
。
。ブロック２００は第５図と同一のものである。ブロッ
クぎは掛算回路で、同ブロック内の５０が第３図の掛算
器５と同一の機能を果している。他の部分は受信変調信
号の実部と虚部とが同時に変化したことを検出する検出
部である。両者の変化の有無は微分器出力である端子１
０２０ 、１０２１で分る。両者とも無変化の場合には
零が出力される。５５と５６は絶対値回路で微分器出力
が非零の場合圧の一定値を出力し、零の場合には零を出
力する。５１．５２は比較器で零入力に対してはロー・
レベル、一定値以上の値の入力に対してはハイ・レベル
を出力する。５３はアンド回路であり、２つの比較器出
力が共にハイ・レベルの時にのみハイレベルを出力する
。アンド回路のローレベルを零に設定すれば同回路出力
を掛算器５０の出力に掛算器５４で掛けることによって
、受信変調信号の実部と虚部とが同時に変化しない場合
の制御を抑圧することができる。なお、この検出部の構
成としては、この実施例の外にも端子１０２０．１０２
１ 出力を掛算器に入力し、その出力が零であるかど
うかを比較器によって識別する方法をはじめ、色々渚え
られる。また掛算器５０の入力は第２のサンプラ出力の
実部と微分器出力の実部になっているが、この微分器出
力の代りに識別器出力を入力しても全く同じ動作をする
。
すなわち微分器出力が正の時は識別器出力の現在の値も
正であるからである。同様にして極性を反転した一周期
前の識別器出力を代シに用いることもできる。また掛算
器５０の入力としては第２のサンプラと微分器ないし識
別器の実部同志に代シ虚部同志でも良いことは言うまで
もなく、その両方から得られた結果の７４１も考えられ
ようし、甘た微分器出力の案、区画出力の絶対値の大小
に応じて重み付けした和も有効と思われる。
正であるからである。同様にして極性を反転した一周期
前の識別器出力を代シに用いることもできる。また掛算
器５０の入力としては第２のサンプラと微分器ないし識
別器の実部同志に代シ虚部同志でも良いことは言うまで
もなく、その両方から得られた結果の７４１も考えられ
ようし、甘た微分器出力の案、区画出力の絶対値の大小
に応じて重み付けした和も有効と思われる。
以上の様に本発明によれば、テイジタル処理に適したク
ロック位相制御回路が提供できる。
ロック位相制御回路が提供できる。
第１図、第２図はディジタル伝送波形とサンプル・タイ
ミングとの関係を説明する為の図。 第３図は、実数信号に対するクロック位相制御回路のブ
ロック図を示す図。 図中 １は第１のサンプラ ２は第２のサンプラ ３は識別器 ４は微分器 変化検出器として働く微分器 ５は掛算器 を各々示す。 第４図はタイミングずれＴｅとそれに対するタイミング
ずれ検出出力の関係を示す図。 第５図は、第３図を複素数信号に拡張した場合のブロッ
ク図。 う、３′は識別器、４′は変化検出器として働く微分器
、５′は掛算器。 第 １ 図 ＣＣ） 第２図 （α） 第３図 第４図 凍 ５図 第 乙 図 ■ １−−−一−−−−−−Ｊ
ミングとの関係を説明する為の図。 第３図は、実数信号に対するクロック位相制御回路のブ
ロック図を示す図。 図中 １は第１のサンプラ ２は第２のサンプラ ３は識別器 ４は微分器 変化検出器として働く微分器 ５は掛算器 を各々示す。 第４図はタイミングずれＴｅとそれに対するタイミング
ずれ検出出力の関係を示す図。 第５図は、第３図を複素数信号に拡張した場合のブロッ
ク図。 う、３′は識別器、４′は変化検出器として働く微分器
、５′は掛算器。 第 １ 図 ＣＣ） 第２図 （α） 第３図 第４図 凍 ５図 第 乙 図 ■ １−−−一−−−−−−Ｊ
Claims (1)
- クロック信号の零位相で複素入力信号とサンプルする第
１のサンプラと、前記クロック信号のπ位相で前記複素
入力信号をサンプルする第２のサンプラと、前記第１の
サンプラ出力の複素符号識別する識別器と、該識別器出
力の一周期前の値と現在の値との変化を検出する変化検
出器と、該変化検出器が実虚両部の識別値の変化を検出
した時にのみ、前記識別器出力ないし前記識別器出力の
一周期前の値と現在の値との差と前記第２のサンプラ出
力の実部同志と虚部同志との少なくともいづれかの積を
得る掛算器とを具備し、該掛算器出力に応じて前記クロ
ック信号の位相を変化させ、前記複素人力信号が最適な
サンプル位相で第１のサンプラによりサンプルされる機
制御することを特徴とするクロック位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58057529A JPS59183560A (ja) | 1983-04-01 | 1983-04-01 | クロツク位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58057529A JPS59183560A (ja) | 1983-04-01 | 1983-04-01 | クロツク位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59183560A true JPS59183560A (ja) | 1984-10-18 |
| JPH0131819B2 JPH0131819B2 (ja) | 1989-06-28 |
Family
ID=13058266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58057529A Granted JPS59183560A (ja) | 1983-04-01 | 1983-04-01 | クロツク位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59183560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210737A (ja) * | 1985-03-14 | 1986-09-18 | Nec Corp | クロツク制御回路 |
-
1983
- 1983-04-01 JP JP58057529A patent/JPS59183560A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210737A (ja) * | 1985-03-14 | 1986-09-18 | Nec Corp | クロツク制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0131819B2 (ja) | 1989-06-28 |
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