JPH06338916A

JPH06338916A - データ端末

Info

Publication number: JPH06338916A
Application number: JP6101012A
Authority: JP
Inventors: Cornelis C M Schuur; クリスチアヌスマリアスフールコルネリス
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1993-05-19
Filing date: 1994-05-16
Publication date: 1994-12-06
Also published as: DE69428153T2; US5590157A; DE69428153D1

Abstract

(57)【要約】【目的】妨害パルスに影響されないＦＳＫ位相連続被
変調信号用復調器を提供することにある。【構成】少なくとも２つの周波数を有するＦＳＫ位相
連続被変調信号用復調器を具えるデータ端末において、
この復調器はＰＬＬ回路１０を具える。このＰＬＬ回路
では位相検出器を実時間積分器１５と組み合わせるとと
もにシーケンサ５を設け、被変調信号をほぼ零交差点で
積分し、位相ロック後にこの信号からクロック信号及び
ディジタルデータを抽出する。ＰＬＬ回路１０が非ロッ
ク状態であるかぎり、シーケンサ５が積分器１５を駆動
する周波数は非変調信号のビットレートの半分に等しく
し、ロック状態ではビットレートに等しくする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、少なくとも２つの周波
数を有するＦＳＫ位相連続（コヒーレント）被変調信号
用の復調器を具えるデータ端末であって、該復調器が位
相検出器、フィルタ及び可制御発振器からなるＰＬＬ回
路と、シーケンサにより制御され前記信号からディジタ
ルデータを抽出する論理回路とを少なくとも具えている
データ端末に関するものである。本発明は特にこのよう
なデータ端末に好適な復調器に関するものである。

【０００２】

【従来の技術】このようなデータ端末に好適な復調器は
米国特許第４６９４２５７号及び”Motorola Semicondu
ctor Technical Data. Advanced Information MC 68194
Carrierband Modem(CBM)",Motorola,12 February,198
6, から既知である。トークンパッシングバス方法に対
するＩＥＥＥスタンダード８０２．４に従った信号はＦ
ＳＫ（周波数シフトキーイング）位相連続変調された正
弦波信号であり、この信号では”１”を１ビットにつき
完全な１サイクルで表し、”０”を１ビットにつき完全
な２サイクルで表し、更に、非データシンボルを半”
０”シンボルの後に完全な”１”シンボルが続き半”
０”シンボルで終るものとして定義している。

【０００３】この信号によれば、”０”及び”１”の特
定の系列で表されたデータを伝送することができる。メ
ッセージは非データシンボル”Ｎ”を含む所謂デリミタ
により区切られる。ＦＳＫ位相連続被変調信号はディジ
タルデータに加えてビットレートに関連するクロック信
号を含んでいる。このような被変調信号の復調器では、
クロック信号を被変調信号から復元するとともにデータ
を被変調信号から抽出する。

【０００４】既知の復調器では、クロック信号の復元も
データの抽出も被変調信号の零交差を位相ロックループ
（ＰＬＬ）内の位相検出器により検出することに基づい
ている。被変調信号の固有の特性をクロック信号の復元
に利用している。被変調信号は２つの周波数（ビットレ
ートの１倍及び２倍）より多数の周波数を持たない。零
交差の発生時に、既知の復調器は半ビット周期の７５％
の期間を有するワンショット信号を発生する。このワン
ショット信号により、高周波数を有する信号成分から到
来する零交差（エッジ）の数の半分がなくなる。その結
果ビットレートの２倍の周波数を有する信号が得られ
る。この信号の周波数を二分の一に分周することによ
り、ビットレートに等しい周波数を有する５０％デュー
ティサイクル信号が得られ、所望のクロック信号が復元
される。既知の復調器では、データを被変調信号から判
定時間窓を用いて抽出している。即ち、クロック信号を
用いて被変調信号をビット周期のほぼ１／４及び３／４
の瞬時における短時間に零交差が存在するか検査してい
る。

【０００５】

【発明が解決しようとする課題】妨害パルスの発生が入
来被変調信号の少なくとも１〜数個の零交差のシフトを
生じうる。クロック信号は零交差により発生されるワン
ショットパルスにより復元され、且つこの零交差に後続
する零交差はこのパルスが終了するまで捨てられるの
で、ワンショットパルスを発生するのに必要な零交差が
検出されないことが起こりうる。この結果、ＰＬＬが
（安定）ロック状態から外れ、復調器は再び入来被変調
信号と同期し直必要が生ずる。妨害の発生は、更に、入
来信号の零交差のシフトの結果として、もはやデータを
入来信号から抽出しえなくする恐れがある。トークンパ
ッシングバス用にＩＥＥＥスタンダード８０２．４に指
定されたデータ通信信号に対し好適な復調器は特に電源
スイッチ、溶接装置等のような妨害源の多い工業（自
動）生産の環境で使用されることを予定しているので、
これらの欠点は一層問題になる。本発明の目的はこれ
らの欠点のないデータ端末を提供することにある。

【０００６】

【課題を解決するための手段】本発明は、この目的を達
成するために、少なくとも２つの周波数を有するＦＳＫ
位相連続被変調信号用の復調器を具えるデータ端末であ
って、該復調器が位相検出器、フィルタ及び可制御発振
器からなるＰＬＬ回路と、シーケンサにより制御され前
記信号からディジタルデータを抽出する論理回路とを少
なくとも具えているデータ端末において、位相検出器を
実時間積分器と組み合わせて積分器／位相検出器として
構成し、且つＰＬＬ回路はシーケンサも具え、可制御発
振器の出力端子をシーケンサの制御入力端子に接続して
このシーケンサを駆動するように構成するとともに、シ
ーケンサの基準出力端子を積分器の制御入力端子に接続
し、被変調信号を積分器／位相検出器においてシーケン
サにより決定された期間積分するように構成したことを
特徴とする。

【０００７】本発明のデータ端末でもクロック信号の復
元及び被変調入力信号からのデータの抽出は零交差の検
出に基づくものである。しかし、本発明ではこの検出
を、入力信号を零交差が生ずるものと予想される期間積
分することにより実行する。この積分により妨害パルス
の影響が時間に関し広がるため、このパルスの振幅が被
変調信号の零交差をシフトしえなくなり、従って本発明
の復調器では零交差が検出されなくなる恐れが殆どなく
なる。

【０００８】本発明データ端末の一例では、積分器／位
相検出器はスイッチ／変調器、積分器及び遅延回路をこ
の順序に直列に具え、これらをシーケンサにより制御し
うるように構成する。この積分器／位相検出器では、被
変調入力信号が積分されるのではなく、スイッチ／変調
器において入力信号にシーケンサからの積分期間を示す
制御信号が乗算されて得られる部分のみが積分される。
即ち、入力信号がスイッチ／変調器においてサンプリン
グされ、位相ロックを実現するのに重要な信号部分のみ
がさらに処理、即ち積分される。各積分期間後に、シー
ケンサがリセット信号を発生して積分器を放電させる。
積分器の出力信号は、復調器の入力信号が位相ロック状
態にあるときでも平均値が零にならない。この状態は位
相ロックの実現を困難にするため、積分器の出力信号を
ＰＬＬ回路に直接帰還しないで、遅延回路（サンプルホ
ールド回路）を経て帰還する。遅延回路には積分器の出
力信号が、積分フェーズの終了後から積分器が次の積分
期間を終了するまで保持される。遅延回路の出力信号は
周期的パルスからなり、位相ロック状態では零振幅を有
する。

【０００９】本発明復調器ではＦＳＫ位相連続被変調信
号をシーケンサにより所定周波数で駆動される実時間積
分器により位相ロックすることができる。ＩＥＥＥスタ
ンダード８０２．４に指定された被変調信号では、”
１”及び”０”がビットレートに等しい周波数を有する
正弦波及びビットレートの２倍の周波数を有する正弦波
によりそれぞれ表される。このように指定された被変調
信号は、この被変調信号を零交差が生ずるビット変換点
部分においてビットレートに等しい周波数で積分するこ
とにより位相ロックすることができる。シーケンサによ
ってビット周期の中心部の零交差において位相ロックを
実現するよう試みさせることもできる。ビットの内容に
応じてこの零交差は正又は負のスロープを有する。

【００１０】このように実現される位相ロックは不安定
な状態を示すが、この不安定状態はＰＬＬ回路により除
去することができず、システムはデッドロック状態にな
る。このデッドロックの発生は本発明データ端末の好適
例により避けることができ、この好適例の復調器では、
シーケンサを、可制御発振器の出力信号の周波数が被変
調信号周波数にロックされないかぎり被変調信号のビッ
トレートの半分に等しい周波数を有する基準信号を、ロ
ック状態ではビットレートに等しい周波数を有する基準
信号を発生して積分器を駆動するように構成する。

【００１１】この好適例はＩＥＥＥスタンダード８０
２．４の仕様に適合し、この仕様のＦＳＫ位相連続被変
調信号ではデータの前にプリアンブル及びデリミタを置
き、プリアンブルは”０”シンボルと”１”シンボルの
連続対からなる。この好適例の復調器では、入来被変調
信号のプリアンブルが現れるとき積分器がビットレート
の半分に等しい周波数で駆動され、正又は負のスロープ
のいずれか一方を有する零交差のみが積分され、ＰＬＬ
回路は安定なロック状態になることができる。積分器を
駆動する信号の位相が正しいか否か（即ち、積分する零
交差のスロープの極性が復調器に必要な極性に一致する
か否か）はデータ抽出論理回路（データ検出器）により
評価される。位相が正しくない場合には、シーケンサに
より積分器に対する基準信号の位相をシフトさせること
ができ、且つ／又被変調信号を反転しうる回路を設ける
ことができる。

【００１２】位相ロック状態の検出はロック検出器と称
されているそれ自体既知の回路で実現することができ
る。ＰＬＬ回路が安定なロック状態になると、積分器を
駆動する周波数が２倍にされ、従って不安定なデッドロ
ックの発生が抑制される。この周波数の２倍化は、既知
のように、シーケンサがモジュロ−８カウンタを使用す
る場合にはロック検出器からの信号の受信時にこのカウ
ンタの４状態を不作動にして事実上モジュロ−４カウン
タとして動作させ、特定期間内の特定信号をそれより前
の場合の２倍の速度でサンプルしうるようにすることに
より実現することができる。

【００１３】ディジタルデータは、既知の復調器と同様
に、ビット周期のほぼ１／４及び３／４の瞬時にサンプ
リング窓を開けることにより被変調信号から抽出するこ
とができる。本発明ではデータ抽出論理回路は、データ
積分器と、この積分器の出力端子に接続された比較器と
を具え、この比較器はシーケンサにより決定される時間
インターバル毎にデータ積分器の出力信号を３つの取り
うる振幅決定値のうちの一つに決定するよう構成する。

【００１４】データ積分器では、被変調信号をシーケン
サから到来する基準信号でサンプルし、その後にサンプ
ルした部分を積分する。データ積分器の出力信号を比較
器において正及び負の閾値と比較し、サンプルした信号
部分が正振幅有するのか、又は負振幅を有するのか、又
は零交差を有するのか決定する。

【００１５】このような３レベル比較器は被変調信号に
発生しうる所定の誤りを検出する追加の可能性がある。
ＩＥＥＥスタンダード８０２．４は、ビットサイクルの
四分の一における正振幅は半ビット周期後に負振幅が後
続しうるのみであると言う規則を有する。この規則を乱
す信号歪みをこの比較器により識別することができる。

【００１６】

【実施例】図を参照して本発明をさらに詳しく説明す
る。図１はＩＥＥＥスタンダード８０２．４によるＦＳ
Ｋ位相連続被変調正弦波状信号の波形を示し、上から順
に、周波数１／Ｔｂを有する正弦波で表される”１”シ
ンボル（ここでＴｂは１ビット周期）、周波数２／Ｔｂ
を有する正弦波で表される”０”シンボル、及び半”
０”シンボルの後に”１”シンボルが続き半”０”シン
ボルで終わる非データシンボルを示す。

【００１７】図２は本発明によるＰＬＬ回路の簡単な実
施例のブロック図を示し、この回路は、位相検出器１、
積分器２、帰還フィルタ３、電圧制御発振器４及びシー
ケンサ５並びにデータ抽出用論理回路（データ検出器）
６を順に具える。この復調器では、入来被変調信号Ｖｉ
を電圧制御発振器４からシーケンサ５を経て到来する内
部クロック信号Ｖｃに位相ロックすることにより入来被
変調信号からクロック信号を復元する。位相ロックが設
定されると、データ検出器６がシーケンサ５により駆動
される。既知の復調器と同様に、クロック信号の復元及
びデータの抽出は信号Ｖｉの零交差の検出に基づく。し
かし、本発明では、信号Ｖｉを零交差が生ずるものと予
想される期間の間積分することにより零交差を検出す
る。位相検出器１と相まって積分器／位相検出器を構成
する積分器２がシーケンサ５により内部クロック信号Ｖ
ｃと異なる位相を有する基準信号Ｖｄで駆動される。図
２には更に、例えば簡単なＲＣ回路を具えるそれ自体既
知のアナログループフィルタ３が示されている。

【００１８】図３Ａはスイッチ／変調器７、積分器８及
び遅延回路（サンプルホールド回路）９を具える積分器
／位相検出器を示す。積分器８は全入力信号Ｖｉを積分
するのではなく、スイッチ／変調器７において入力信号
Ｖｉにシーケンサから到来する積分期間をカバーするパ
ルス信号が乗算された部分のみを積分する。

【００１９】図３Ｂはこの積分器／位相検出器に発生す
る種々の信号波形及び瞬時を示し、上から順に、 −バンドパスフィルタ及びリミッタを通過してきた入力
信号Ｖｉであり、本例では交互に”１”及び”０”を具
える６ビット周期からなるプリアンブル部分である（こ
の信号はこの積分器／位相検出器を駆動するシーケンサ
内のモジュロ−８カウンタ（図示せず）のカウントを決
定する）、 −シーケンサから到来する、積分期間を決定する信号Ｖ
ｃ、 −積分器８の出力信号Ｖｉｎｔ、 −積分器８の出力信号がシーケンサからの信号に応答し
て遅延回路９に蓄積される瞬時（長い矢印）、 −積分器８がシーケンサからの信号に応答して放電され
る瞬時（短い矢印）、 −位相検出器の出力信号Ｖｐｄ、である。

【００２０】この図の例では、内部クロック（本例では
電圧制御発振器）から取り出される信号Ｖｃは入力信号
Ｖｉと予め同期しており、これは積分器出力信号Ｖｉｎ
ｔの対称波形からも明らかである。この図では第４周期
後にＰＬＬ回路がロックモードに変化する。シーケンサ
のモジュロ−８カウンタにおいて４状態が省略され、こ
のため事実上モジュロ−４カウンタになり、積分周期が
半分に短くなる。ロックモードでは信号Ｖｉがビットレ
ートに等しい周波数で積分される。積分器８の出力信号
はパルスからなり、ロックモードでも平均値が零になら
ない。これはＰＬＬ回路の適正な動作に対し不所望な状
態であるため、積分器の出力信号をＰＬＬループに直接
帰還させない。その代わりに、積分器の出力信号を積分
期間の直後に遅延回路（サンプルホールド回路）に蓄積
する。こうしてこの遅延回路、及び従って積分器／位相
検出器によりパルス状出力信号の代わりにステップバイ
ステップ変化する出力信号が得られる。

【００２１】図４は主としてＰＬＬ回路１０及びディジ
タルデータを抽出する論理回路１１からなる本発明復調
器のブロック図を示す。この復調器は更にアナログバン
ドパスフィルタ１２と、インバータ（図示せず）と組み
合わされたリミッタ１３と、ＰＬＬロック検出器１４と
を含んでいる。バンドパスフィルタ及びリミッタはそれ
自体既知のものである。ＰＬＬ回路１０は積分器／位相
検出器１５、ループフィルタ３、電圧制御発振器４及び
シーケンサ５を具えている。このＰＬＬ回路の動作は図
２及び図３につき上述した通りである。

【００２２】ＰＬＬロック検出器１４は、被変調入力信
号Ｖｉの位相がロックされたときこれを指示する。ＰＬ
Ｌロック検出器としては、例えば積分器／位相検出器１
５の出力信号の絶対値を閾値と比較する回路を用いる。
絶対値がこの閾値より小さいとき、この比較器の出力信
号は論理”１”になり、逆のとき論理”０”になる。誤
ロック状態の検出を除外するために、ロック検出器がロ
ック状態を指示する前に３個の連続する”１”を検出し
なければならないようにする。これがため、３入力ＡＮ
Ｄ回路（図示せず）と組み合わせた３段のシフトレジス
タ（図示せず）を設ける。このシフトレジスタはシーケ
ンサ５により駆動される。

【００２３】シーケンサ５はＰＬＬ回路１０及びデータ
検出器１１の中心に位置する。このシーケン１はＰＬＬ
回路及びデータ検出器における全ての信号処理が実行さ
れる瞬時を制御する。データ検出器１１はデータ積分器
１６、比較器１７、４つのレジスタ１８〜２１及び論理
決定回路２２を順に具える。

【００２４】データ積分器１６において、被変調入力信
号Ｖｉをこの信号にシーケンサ５から到来するサンプリ
ング信号を乗算した後に積分する。この乗算により、１
ビット周期のほぼ１／４及び３／４の瞬時における信号
部分、従ってＩＥＥスタンダード８０２．４ではデータ
を搬送する部分のみを処理することができる。データ積
分器１６の出力信号は比較器１７に供給され、この比較
器はこの出力信号を３つの信号レベルに区別し、即ち正
の閾値以上のレベル、負の閾値以下のレベル及び両閾値
間のレベルに区別する。同一の極性を有する２つの振幅
を順次検出すべき入力信号はＩＥＥＥタンダード８０
２．４と相反し、従って誤検出されうる。ＰＬＬ回路が
ロック状態になる前は、４つの全てのレジスタ１８〜２
１を用いて１周期あたりの比較器１７の出力信号を記憶
するとともに、決定回路２２がこれらレジスタを駆動す
る。。位相ロック状態が実現された後は、積分周期が半
分にされ、４つのレジスタのうちの２つの使用で十分で
ある。被変調入力信号から抽出されたデータ（”デー
タ”）及び復元クロック信号（”データクロック”）は
それぞれ決定回路２２及びシーケンサ５の出力端子に得
られる。

【図面の簡単な説明】

【図１】ＩＥＥＥスタンダード８０２．４によるＦＳＫ
位相連続被変調正弦波の波形を示す図である。

【図２】本発明復調器内のＰＬＬ回路の簡単な実施例の
ブロック図である。

【図３】Ａは本発明データ端末に使用する積分器／位相
検出器を示す図であり、ＢはＡに示す積分器／位相検出
器に発生する種々の信号の波形を示す図である。

【図４】本発明復調器の一実施例のブロック図である。

【符号の説明】

１位相検出器２積分器３フィルタ４電圧制御発振器５シーケンサ６データ抽出用論理回路（データ検出器）７スイッチ／変調器８積分器９遅延回路（サンプルホールド回路）１０ＰＬＬ回路１１データ抽出用論理回路１２バンドパスフィルタ１３リミッタ１４ロック検出器１５積分器／位相検出器１６データ積分器１７比較器１８〜２１レジスタ２２論理決定回路

Claims

【特許請求の範囲】

【請求項１】少なくとも２つの周波数を有するＦＳＫ
位相連続（コヒーレント）被変調信号用の復調器を具え
るデータ端末であって、該復調器が位相検出器（１）、
フィルタ（３）及び可制御発振器（４）からなるＰＬＬ
回路（１０）と、シーケンサ（５）により制御され前記
被変調信号からディジタルデータを抽出する論理回路
（６）とを少なくとも具えているデータ端末において、
位相検出器（１）を実時間積分器（２）と組み合わせて
積分器／位相検出器（１５）として構成し、且つＰＬＬ
回路（１０）もシーケンサ（５）を具え、可制御発振器
（４）の出力端子をシーケンサ（５）の制御入力端子に
接続してこのシーケンサ（５）を駆動するように構成す
るとともに、シーケンサ（５）の基準出力端子を積分器
（２）の制御入力端子に接続し、被変調信号を積分器／
位相検出器（１５）においてシーケンサ（５）により決
定された期間積分するように構成したことを特徴とする
データ端末。
【請求項２】積分器／位相検出器（１５）は、順に直
列に接続され且つシーケンサ（５）により制御しうるス
イッチ／変調器（７）、積分器（８）及び遅延回路
（９）を具えることを特徴とする請求項１記載のデータ
端末。
【請求項３】シーケンサ（５）は、可制御発振器
（４）の出力信号の周波数が被変調信号周波数にロック
されないかぎり被変調信号のビットレートの半分に等し
い周波数を有する基準信号を、ロック状態ではビットレ
ートに等しい周波数を有する基準信号を発生して積分器
（２）を駆動するように構成されていることを特徴とす
る請求項１記載のデータ端末。
【請求項４】ＰＬＬ回路（１０）は位相検出器（１）
又は積分器（２）の入力信号を反転するインバータ回路
を具えていることを特徴とする請求項１〜３のいずれか
に記載のデータ端末。
【請求項５】データ抽出用論理回路（６）はデータ積
分器（１６）と、この積分器の出力端子に接続された比
較器（１７）とを具え、この比較器はシーケンサ（５）
により決定される時間間隔毎にデータ積分器の出力信号
を３つの取りうる振幅決定値のうちの一つに決定するよ
う構成されていることを特徴とする請求項１〜４のいず
れかに記載のデータ端末。
【請求項６】請求項１〜５のいずれかに記載の復調
器。