JPS6261440A - クロツク制御回路 - Google Patents
クロツク制御回路Info
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- JPS6261440A JPS6261440A JP60202365A JP20236585A JPS6261440A JP S6261440 A JPS6261440 A JP S6261440A JP 60202365 A JP60202365 A JP 60202365A JP 20236585 A JP20236585 A JP 20236585A JP S6261440 A JPS6261440 A JP S6261440A
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- JP
- Japan
- Prior art keywords
- time
- sampler
- timing
- value
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Manipulation Of Pulses (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック制御回路に関し、特にディジタルデー
タ伝送の復調等におけるクロック制御回路に関する。
タ伝送の復調等におけるクロック制御回路に関する。
第９図はクロック制御回路の一従来例における内挿フィ
ルタのブロック図である。
ルタのブロック図である。
従来、この種のクロック制御回路は、伝送周期Ｔｂの信
号を受信し、サンプル周期Ｔｂで受信波形をサンプルす
るディジタル復調に於いて、サンプル周期Ｔｂが固定さ
れ°ている場合には、直接そのサンプル値から伝送周期
Ｔｂの値は得ることができない、この場合、サンプル周
期Ｔｂのサンプル微系列を、内挿フィルタを通して内挿
し、受信波形を再生することにより、従来のアナログ連
続波形入力を前提としたクロック制御回路を用いて、ク
ロック制御を行うことが提案されている。（特願昭５８
−０１６４０６号「クロック位相制御回路」） 内挿フィルタをディジタルで構成する場合の手段として
は、高速クロックで動作するディジタルフィルタを用い
る方法と、入力信号系列を帯域制限した場合の出力信号
系列を完全な写像（マツピング）により表現しておき、
この写像を読出し専用メモリー（Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ、以下ＲＯＭ）により読出して行う方法と
が一般的である。しかしながら、クロック制御に用いる
内挿フィルタは、タイミング制御量Δτ毎の高速内挿出
力が必要となり、前者の方法では、演算量が問題となる
。また後者の方法の内挿フィルタは、第９図に示すよう
に、基本内挿フィルタ８５から構成され、サンプル周期
Ｔｂと同じ周期を持つ高速クロックｆ、でシフトレジス
タ８７を動作させ、ＲＯＭ８８から内挿波形の出力を読
出す方法（アイ・イ・・イー・イー・トランヂクシヲン
ズ・をンーゴミュニクーシ１ンズ （Ｉ［ｉＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ Ｏｎ Ｃｏｗｍｕｎｉ
ｃａｔｉｏｎｓ）ＣＯＭ −２５巻、１９７７年、１２
４２ページ〜１２４４ページ）として知られている。し
かし、この方法は、２値のディジタル信号に対して内挿
波形を出力しているに過ぎない、従って、クロック同期
等の受信波形をサンプルしな多値ディジタル信号に関す
る内挿は不可能であり、クロック制御回路は構成できな
い。
号を受信し、サンプル周期Ｔｂで受信波形をサンプルす
るディジタル復調に於いて、サンプル周期Ｔｂが固定さ
れ°ている場合には、直接そのサンプル値から伝送周期
Ｔｂの値は得ることができない、この場合、サンプル周
期Ｔｂのサンプル微系列を、内挿フィルタを通して内挿
し、受信波形を再生することにより、従来のアナログ連
続波形入力を前提としたクロック制御回路を用いて、ク
ロック制御を行うことが提案されている。（特願昭５８
−０１６４０６号「クロック位相制御回路」） 内挿フィルタをディジタルで構成する場合の手段として
は、高速クロックで動作するディジタルフィルタを用い
る方法と、入力信号系列を帯域制限した場合の出力信号
系列を完全な写像（マツピング）により表現しておき、
この写像を読出し専用メモリー（Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ、以下ＲＯＭ）により読出して行う方法と
が一般的である。しかしながら、クロック制御に用いる
内挿フィルタは、タイミング制御量Δτ毎の高速内挿出
力が必要となり、前者の方法では、演算量が問題となる
。また後者の方法の内挿フィルタは、第９図に示すよう
に、基本内挿フィルタ８５から構成され、サンプル周期
Ｔｂと同じ周期を持つ高速クロックｆ、でシフトレジス
タ８７を動作させ、ＲＯＭ８８から内挿波形の出力を読
出す方法（アイ・イ・・イー・イー・トランヂクシヲン
ズ・をンーゴミュニクーシ１ンズ （Ｉ［ｉＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ Ｏｎ Ｃｏｗｍｕｎｉ
ｃａｔｉｏｎｓ）ＣＯＭ −２５巻、１９７７年、１２
４２ページ〜１２４４ページ）として知られている。し
かし、この方法は、２値のディジタル信号に対して内挿
波形を出力しているに過ぎない、従って、クロック同期
等の受信波形をサンプルしな多値ディジタル信号に関す
る内挿は不可能であり、クロック制御回路は構成できな
い。
本発明は、ＲＯＭを使用した内挿フィルタを多値ディジ
タル信号に適用させることにより、クロック制御回路を
実現するものである。
タル信号に適用させることにより、クロック制御回路を
実現するものである。
本発明は、多値内挿フィルタを用いてフィルタ演算の必
要のないクロック制御回路を提供することを目的とする
ものである。
要のないクロック制御回路を提供することを目的とする
ものである。
本発明のクロック制御回路は、１と０がら成るシンボル
系列に対し後記第１のサンプラ及び第２のサンプラによ
って指定された時刻の内挿波形を出力する基本内挿フィ
ルタと、伝送周期Ｔｂの信号をサンプル周期Ｔｂでサン
プルしたレベル■Ｉ■０ りなるベクトル（ａＭ−１１ａｍ−ｚ、・・・ａｏ）で
表わすディジタル値に対し、Ｍ個の前記基本内挿フィル
タに各前記ベクトルａｉをシンボル値として入力する分
配器と、前記Ｍ個の基本内挿フィルタの各出力Ｇ （ｉ
ｏ） 、 Ｇ （ａｔ＞ −Ｇ （ａｍ−ｒ）から及び
第２のサンプラによって指定された時刻の前記合成回路
の出力から、内挿波形出力タイミングの過不足時間Ｔ８
による制御信号を出力するタイミング誤差検出器と、該
制御信号を入力し、後記第１のサンプラの次のサンプル
タイミングまでの間隔が前回の間隔より前記過不足時間
′Ｆ０だけ補正された間隔になるように、後記第１のサ
ンプラのサンプルタイミングを制御するタイミング制御
回路と、サンプル周期Ｔｂと同期して基準時刻を発生す
る基準錫量発生回路と、前記タイミング制御回路によっ
て指定されるサンプルタイミングで前記基準時刻をサン
プルする第１のサンプラと、前記サンプルタイミングの
π位相で前記基準時刻をサンプルする第２のサンプラと
を備えている。
系列に対し後記第１のサンプラ及び第２のサンプラによ
って指定された時刻の内挿波形を出力する基本内挿フィ
ルタと、伝送周期Ｔｂの信号をサンプル周期Ｔｂでサン
プルしたレベル■Ｉ■０ りなるベクトル（ａＭ−１１ａｍ−ｚ、・・・ａｏ）で
表わすディジタル値に対し、Ｍ個の前記基本内挿フィル
タに各前記ベクトルａｉをシンボル値として入力する分
配器と、前記Ｍ個の基本内挿フィルタの各出力Ｇ （ｉ
ｏ） 、 Ｇ （ａｔ＞ −Ｇ （ａｍ−ｒ）から及び
第２のサンプラによって指定された時刻の前記合成回路
の出力から、内挿波形出力タイミングの過不足時間Ｔ８
による制御信号を出力するタイミング誤差検出器と、該
制御信号を入力し、後記第１のサンプラの次のサンプル
タイミングまでの間隔が前回の間隔より前記過不足時間
′Ｆ０だけ補正された間隔になるように、後記第１のサ
ンプラのサンプルタイミングを制御するタイミング制御
回路と、サンプル周期Ｔｂと同期して基準時刻を発生す
る基準錫量発生回路と、前記タイミング制御回路によっ
て指定されるサンプルタイミングで前記基準時刻をサン
プルする第１のサンプラと、前記サンプルタイミングの
π位相で前記基準時刻をサンプルする第２のサンプラと
を備えている。
第２図及び第３図は本発明の内挿出力の波形図及びサン
プル時刻を示すタイミング図、第４図は本発明における
タイミング誤差検出器及びタイミング制御回路の詳細ブ
ロック図、第５図は本発明におけるタイミングすれとタ
イミング誤差検出の関係を示す説明図、第６図及び第７
図は本発明におけるタイミング誤差検出器及びタイミン
グ制御回路を複素関数で使用するときのブロック図、第
５図は本発明における多値ディジタル内挿フィルタのブ
ロック図である。
プル時刻を示すタイミング図、第４図は本発明における
タイミング誤差検出器及びタイミング制御回路の詳細ブ
ロック図、第５図は本発明におけるタイミングすれとタ
イミング誤差検出の関係を示す説明図、第６図及び第７
図は本発明におけるタイミング誤差検出器及びタイミン
グ制御回路を複素関数で使用するときのブロック図、第
５図は本発明における多値ディジタル内挿フィルタのブ
ロック図である。
本発明に使われる内挿フィルタは、ＲＯＭによる完全な
写像であるので、任意のレベル■を写像Ｇで写像し、そ
の出力をＦとする。ここでＧは線形写像とすると、 Ｆ＝Ｇ（Ｖ）・・・（１） で表わせる。■を多値ディジタル信号として次の様に表
わす。
写像であるので、任意のレベル■を写像Ｇで写像し、そ
の出力をＦとする。ここでＧは線形写像とすると、 Ｆ＝Ｇ（Ｖ）・・・（１） で表わせる。■を多値ディジタル信号として次の様に表
わす。
Ｉ−〇
内挿出力Ｆを（１） 、 （２）式を使って表わすと、
＝Ｇ（ａｇ）＋２Ｇ（ａｌ ）＋・−４２”−’Ｇ（ａ
ｍ−ｔ ）となる、（３）式は第９図に示した従来の２
値ＲＯＭによる基本内挿フィルタ８５をＭ個使用するこ
とにより、多値ディジタル信号を内挿可能にしたことを
示すものである。この多値ディジタル内挿フィルタの構
成を第８図に示す。
＝Ｇ（ａｇ）＋２Ｇ（ａｌ ）＋・−４２”−’Ｇ（ａ
ｍ−ｔ ）となる、（３）式は第９図に示した従来の２
値ＲＯＭによる基本内挿フィルタ８５をＭ個使用するこ
とにより、多値ディジタル信号を内挿可能にしたことを
示すものである。この多値ディジタル内挿フィルタの構
成を第８図に示す。
多値ディジタル内挿フィルタ８は多値ディジタル信号を
２′の桁別に分解する分配器８０、その桁別の各値（１
又はＯ）を入力し、その系列に対応する内挿値を出力す
る基本内挿フィルタ８１０゜８１１．８１２ （従来例
の基本内挿フィルタ８５と等しい）、各内挿波形に重み
８２０，８２１゜８２２を掛ける掛算器８３０，８３１
，８３２および各掛算器の出力を合成する加算器８４０
とからなる合成回路８４、入力端子８００、出力端子８
０１とから成っている。
２′の桁別に分解する分配器８０、その桁別の各値（１
又はＯ）を入力し、その系列に対応する内挿値を出力す
る基本内挿フィルタ８１０゜８１１．８１２ （従来例
の基本内挿フィルタ８５と等しい）、各内挿波形に重み
８２０，８２１゜８２２を掛ける掛算器８３０，８３１
，８３２および各掛算器の出力を合成する加算器８４０
とからなる合成回路８４、入力端子８００、出力端子８
０１とから成っている。
この多値ディジタル内挿フィルタ８により、写像として
微少時間刻みで用意されている内挿波形のアイパターン
を第２図（ａ）に示す、このパターンは内挿出力Ｆがア
イが開いた所で＋１を取る様なアイパターンであるとす
る。この様に微少時間刻みで用意された内挿波形のうち
、データ再生を含めたクロック制御に必要な値としては
、後に述べる理由により、全ての内挿値ではなく、ごく
一部の内挿値でのみで良い、従って多値ディジタル内挿
フィルタ８の前に、その時刻を設定する回路を設けて必
要な時刻の内挿値のみを抽出することにより、クロック
制御を行う０例えば第２図（ｂ）及び（ｃ）に示す２つ
の時刻の内挿値である。
微少時間刻みで用意されている内挿波形のアイパターン
を第２図（ａ）に示す、このパターンは内挿出力Ｆがア
イが開いた所で＋１を取る様なアイパターンであるとす
る。この様に微少時間刻みで用意された内挿波形のうち
、データ再生を含めたクロック制御に必要な値としては
、後に述べる理由により、全ての内挿値ではなく、ごく
一部の内挿値でのみで良い、従って多値ディジタル内挿
フィルタ８の前に、その時刻を設定する回路を設けて必
要な時刻の内挿値のみを抽出することにより、クロック
制御を行う０例えば第２図（ｂ）及び（ｃ）に示す２つ
の時刻の内挿値である。
この内挿値をタイミング誤差検出器に入力する。
同図（ｂ）は、第１のサンプラにより設定されるサンプ
ル時刻であり、矢印で示したＴｂ秒ごとの時刻は、アイ
パターンの最も広く目の開く時間に一致している。同図
（Ｃ）は同図（ｂ）の時刻とπ位相（１８０°）だけず
れた第２のサンプラにより設定されるサンプル時刻を示
している。このサンプル時刻で同図（ａ）の波形を内挿
するとその前後で送信符号が変化しなかった場合の＋、
１と、逆に変化した場合の零近傍の値とのおおよそ３つ
の値をとる。第２図（ａ）の波形は伝送パルスのロール
オフ率やビット・パターンにも依存するが、おおよそ第
３図（ａ）に示す波形の様に簡略化して扱っても、平均
的には問題はない、そこで第３図（ｂ）に示す様に、サ
ンプル時刻をＴ１秒だけ遅らせた場合を考える。すると
、第１のサンプラによるアイの開いた時点の内挿値はＷ
ｏからＷ。
ル時刻であり、矢印で示したＴｂ秒ごとの時刻は、アイ
パターンの最も広く目の開く時間に一致している。同図
（Ｃ）は同図（ｂ）の時刻とπ位相（１８０°）だけず
れた第２のサンプラにより設定されるサンプル時刻を示
している。このサンプル時刻で同図（ａ）の波形を内挿
するとその前後で送信符号が変化しなかった場合の＋、
１と、逆に変化した場合の零近傍の値とのおおよそ３つ
の値をとる。第２図（ａ）の波形は伝送パルスのロール
オフ率やビット・パターンにも依存するが、おおよそ第
３図（ａ）に示す波形の様に簡略化して扱っても、平均
的には問題はない、そこで第３図（ｂ）に示す様に、サ
ンプル時刻をＴ１秒だけ遅らせた場合を考える。すると
、第１のサンプラによるアイの開いた時点の内挿値はＷ
ｏからＷ。
と狭くなる一方、第３図（Ｃ）のサンプル時刻で内挿し
た値も零近傍の値から、より大きな値をとる様になる。
た値も零近傍の値から、より大きな値をとる様になる。
今、同図（ｃ）の矢印のサンプル時刻の前後で送信符号
が変化しない場合は除いて、−１から＋１へ変化した場
合には同図（Ｃ）のすンプル時刻での内挿値はＥ（−＋
）なる正の値をとり、逆に＋１から−１へ変化した場合
にはＥ（＋−１なる負の値をとる。これにより、同図（
ｃ）のサンプル時刻前後での送信符号を知ることにより
、クロック同期におけるタイミングずれを検出すること
ができる、そこで、以後、第２図（ｂ）及び第３図（ｂ
）のサンプル時刻をデータサンプル時刻、第２図（ｃ）
及び第３図（ｃ）のサンプル時刻を零クロス検出時刻と
呼ぶ。
が変化しない場合は除いて、−１から＋１へ変化した場
合には同図（Ｃ）のすンプル時刻での内挿値はＥ（−＋
）なる正の値をとり、逆に＋１から−１へ変化した場合
にはＥ（＋−１なる負の値をとる。これにより、同図（
ｃ）のサンプル時刻前後での送信符号を知ることにより
、クロック同期におけるタイミングずれを検出すること
ができる、そこで、以後、第２図（ｂ）及び第３図（ｂ
）のサンプル時刻をデータサンプル時刻、第２図（ｃ）
及び第３図（ｃ）のサンプル時刻を零クロス検出時刻と
呼ぶ。
上記説明を要約すると以下の様になる。第１に零クロス
検出時刻前後でのデータが無変化の場合、クロックタイ
ミング誤差情報は零クロス検出時刻での内挿値からは得
られない、第２にデータが−１から＋１に変化した場合
、クロックタイミング誤差情報は零クロス検出時刻での
内挿値に比例する。第３にデータが＋１から−１に変化
した場合、タイミング誤差情報は零クロス検出時刻での
内挿値の逆極性の値に比例する０以上がタイミング誤差
検出法の説明であり、ここで得られるタイミング誤差を
制御信号αとしてタイミング制御回路に出力するのがタ
イミング誤差検出器である。
検出時刻前後でのデータが無変化の場合、クロックタイ
ミング誤差情報は零クロス検出時刻での内挿値からは得
られない、第２にデータが−１から＋１に変化した場合
、クロックタイミング誤差情報は零クロス検出時刻での
内挿値に比例する。第３にデータが＋１から−１に変化
した場合、タイミング誤差情報は零クロス検出時刻での
内挿値の逆極性の値に比例する０以上がタイミング誤差
検出法の説明であり、ここで得られるタイミング誤差を
制御信号αとしてタイミング制御回路に出力するのがタ
イミング誤差検出器である。
タイミング制御回路は、伝送周期に同期した高速クロッ
クによってカウントダウンを繰返すカウンタにより構成
される。今、伝送周期Ｔｂに対して１／Ｌ倍の値Ｔ ｂ
／ Ｌを高速クロックとすると、カウンタの初期値を
毎回りとすれば、カウンタはＴｂ間隔でカウントダウン
を繰返す、このカウントダウンのたびに第１のサンプラ
に対してサンプル信号を出力することにより、第１のサ
ンプラはデータサンプル時刻をサンプルする。また、こ
れによりＴ ｂ ／ ２だけ遅延した信号により第２の
サンプラによりサンプルすれば、その値は零クロス検出
時刻となる。タイミング誤差が検出された場合、その制
御信号αを加え、カウンタの初期値を（Ｌ＋α）とする
ことにより、次のサンプル時刻は誤差を取り除く方向に
設定される。この様にタイミング制御回路は、カウンタ
の初期値を（Ｌ十α）とすることにより、サンプル時刻
の早・遅を補い、データサンプル時刻を所望の位置とす
るものである。
クによってカウントダウンを繰返すカウンタにより構成
される。今、伝送周期Ｔｂに対して１／Ｌ倍の値Ｔ ｂ
／ Ｌを高速クロックとすると、カウンタの初期値を
毎回りとすれば、カウンタはＴｂ間隔でカウントダウン
を繰返す、このカウントダウンのたびに第１のサンプラ
に対してサンプル信号を出力することにより、第１のサ
ンプラはデータサンプル時刻をサンプルする。また、こ
れによりＴ ｂ ／ ２だけ遅延した信号により第２の
サンプラによりサンプルすれば、その値は零クロス検出
時刻となる。タイミング誤差が検出された場合、その制
御信号αを加え、カウンタの初期値を（Ｌ＋α）とする
ことにより、次のサンプル時刻は誤差を取り除く方向に
設定される。この様にタイミング制御回路は、カウンタ
の初期値を（Ｌ十α）とすることにより、サンプル時刻
の早・遅を補い、データサンプル時刻を所望の位置とす
るものである。
以上説明したタイミング誤差検出器及びタイミング制御
回路の構成を具体的にしたのが第４図である。タイミン
グ誤差検出器７は、データサンプル時刻で基準時刻をサ
ンプルする第１のサンプラ１、零クロス検出時刻で基準
時刻をサンプルする第２のサンプラ２、第１のサンプラ
の時刻によって得られた内挿値の符号識別を行い＋１を
出力する識別器３．１ビツト遅延回路４０と減算器４１
とから成り上述した様にデータの変化を検出する微分器
４、微分器４の出力と第２のサンプラ２の時刻によって
得られた内挿値との積を取る掛算器５および両内挿値を
２つの位相に分ける分配スイッチ７０．７１とから成る
。またタイミング制御回路６は、高速パルス発振器６１
、同パルスをカウントダウンしていくカウンタ６０、ま
たカウンタ初期値を定められた定数りと制御信号αとの
和（Ｌ＋α）として供給する加算器６２およびデータサ
ンプル時刻から零クロス検出時刻を発生させる為のＴ
ｂ ／ ２の遅延回路６３とから成っている。
回路の構成を具体的にしたのが第４図である。タイミン
グ誤差検出器７は、データサンプル時刻で基準時刻をサ
ンプルする第１のサンプラ１、零クロス検出時刻で基準
時刻をサンプルする第２のサンプラ２、第１のサンプラ
の時刻によって得られた内挿値の符号識別を行い＋１を
出力する識別器３．１ビツト遅延回路４０と減算器４１
とから成り上述した様にデータの変化を検出する微分器
４、微分器４の出力と第２のサンプラ２の時刻によって
得られた内挿値との積を取る掛算器５および両内挿値を
２つの位相に分ける分配スイッチ７０．７１とから成る
。またタイミング制御回路６は、高速パルス発振器６１
、同パルスをカウントダウンしていくカウンタ６０、ま
たカウンタ初期値を定められた定数りと制御信号αとの
和（Ｌ＋α）として供給する加算器６２およびデータサ
ンプル時刻から零クロス検出時刻を発生させる為のＴ
ｂ ／ ２の遅延回路６３とから成っている。
カウンタ６０は零までカウントダウンしてしまうと、外
部へサンプルパルスを出力する一方、加算器６２の出力
値を次の初期値として設定して再びカウントダウン動作
を始める。これにより入力端子１０４に加えられる制御
信号αにより、サンプルパルスの出力位相が制御できる
ことが分る。
部へサンプルパルスを出力する一方、加算器６２の出力
値を次の初期値として設定して再びカウントダウン動作
を始める。これにより入力端子１０４に加えられる制御
信号αにより、サンプルパルスの出力位相が制御できる
ことが分る。
ここで掛算器５の出力を考えてみると、データ無変化の
場合、微分器４の出力は零であるので、出力端子１０１
には零が出力される。−１から十１へのデータ変化があ
った場合、微分器４の出力は２となり、２×（零クロス
検出時刻の内挿値）が出力端子１０１へ表われる。逆に
＋１から−１へのデータ変化があった場合、微分器４の
出力は−２となり一２×（零クロス検出時刻の内挿値）
が出力端子１０１に表われる。これにより、任意のデー
タ変化に対し出力端子１０１へは正しい方向のタイミン
グ誤差情報が表われることが分る。
場合、微分器４の出力は零であるので、出力端子１０１
には零が出力される。−１から十１へのデータ変化があ
った場合、微分器４の出力は２となり、２×（零クロス
検出時刻の内挿値）が出力端子１０１へ表われる。逆に
＋１から−１へのデータ変化があった場合、微分器４の
出力は−２となり一２×（零クロス検出時刻の内挿値）
が出力端子１０１に表われる。これにより、任意のデー
タ変化に対し出力端子１０１へは正しい方向のタイミン
グ誤差情報が表われることが分る。
第５図はタイミングずれＴ６に対する出力端子１０１の
平均出力Ｅの関係を示したものである。
平均出力Ｅの関係を示したものである。
同図でＴ。＝４所で特性が不連結となっているのは、デ
ータサンプル時刻が波形の零クロス検出時刻の近傍にあ
る為に急激な極性反転が発生することに起因する。
ータサンプル時刻が波形の零クロス検出時刻の近傍にあ
る為に急激な極性反転が発生することに起因する。
以上の説明においては、入力信号はすべて実数として扱
ってきたが、４相位相変調の復調信号の様に、２系列の
独立したデータが実部と虚部に存在する様な場合が考え
られる。この場合、実部と虚部の一方を実数波形として
、今までと同様に扱うことができるが、有効な情報を有
する他方を捨て去ることは問題がある。従って、この様
な場合には実部と虚部の両方を有効に利用する別のタイ
ミング誤差検出法が必要である。
ってきたが、４相位相変調の復調信号の様に、２系列の
独立したデータが実部と虚部に存在する様な場合が考え
られる。この場合、実部と虚部の一方を実数波形として
、今までと同様に扱うことができるが、有効な情報を有
する他方を捨て去ることは問題がある。従って、この様
な場合には実部と虚部の両方を有効に利用する別のタイ
ミング誤差検出法が必要である。
第６図および第７図は複素数を使用するタイミング誤差
検出器とタイミング制御回路のブロック図であり、第４
図に示した多値ディジタル内挿フィルタ８、識別器３、
微分器４を各々複素数を入出力する同一構成要素として
多値ディジタル内挿フィルタ８゛、識別器３′、微分器
４′とし、また入力端子１００、出力端子１０２．１０
３も各々複素数に対応して、それぞれ２組の端子（１０
００，１００１＞ 、 （１０２０，１０２１）
、 （１０３０，１０３１）を有する入力端子１００′
、出力端子１０２’ 、１０３’として複素数入力に対
応すべく構成すればよい、第７図は第６図の複素数ブロ
ック２００の詳細を示したもので、特に説明のない構成
要素は第４図に示したのと同一である。
検出器とタイミング制御回路のブロック図であり、第４
図に示した多値ディジタル内挿フィルタ８、識別器３、
微分器４を各々複素数を入出力する同一構成要素として
多値ディジタル内挿フィルタ８゛、識別器３′、微分器
４′とし、また入力端子１００、出力端子１０２．１０
３も各々複素数に対応して、それぞれ２組の端子（１０
００，１００１＞ 、 （１０２０，１０２１）
、 （１０３０，１０３１）を有する入力端子１００′
、出力端子１０２’ 、１０３’として複素数入力に対
応すべく構成すればよい、第７図は第６図の複素数ブロ
ック２００の詳細を示したもので、特に説明のない構成
要素は第４図に示したのと同一である。
次に、本発明について図面を参照して説明する。
第１図は本゛発明の一実施例のブロック図である。
本実施例は第１のサンプラ１、第２のサンプラ２、識別
器３、微分器４、掛算器５、タイミング制御回路６、タ
イミング誤差検出器７、多値ディジタル内挿フィルタ８
および基準時間発生回路９を有する。
器３、微分器４、掛算器５、タイミング制御回路６、タ
イミング誤差検出器７、多値ディジタル内挿フィルタ８
および基準時間発生回路９を有する。
周期Ｔｂでサンプルされた多値ディジタル信号は、多値
ディジタル内挿フィルタ８に入力される。
ディジタル内挿フィルタ８に入力される。
１のサンプラによる時刻の内挿値を識別器３に、第２の
サンプラによる時刻の内挿値を端子１０３に対して各々
出力する。両内挿値を識別器３、微分器４、掛算器５よ
り構成されるタイミング誤差検出器７に入力することに
より、タイミング誤差による制御信号αが得られる。こ
の制御信号αに基づいて、基準時間発生回路９の時刻を
サンプルするデータサンプル時刻信号１０５及び零クロ
ス検出時刻信号１０６を出力するタイミング制御回路６
によって、第１のサンプラ１の時刻における内挿値が最
適なサンプル時刻に抽出されるように制御する。
サンプラによる時刻の内挿値を端子１０３に対して各々
出力する。両内挿値を識別器３、微分器４、掛算器５よ
り構成されるタイミング誤差検出器７に入力することに
より、タイミング誤差による制御信号αが得られる。こ
の制御信号αに基づいて、基準時間発生回路９の時刻を
サンプルするデータサンプル時刻信号１０５及び零クロ
ス検出時刻信号１０６を出力するタイミング制御回路６
によって、第１のサンプラ１の時刻における内挿値が最
適なサンプル時刻に抽出されるように制御する。
本発明は、多値ディジタル内挿フィルタを用い、最適な
時刻の内挿値のみを抽出するようにタイミングの制御を
行うことにより、フィルタ演算の必要ないクロック制御
回路を実現することができ、また、ＲＯＭを記憶した微
少時間刻みでアクセスする必要が無く、２回のアクセス
で済む為、高速動作を行うことができる効果がある。
時刻の内挿値のみを抽出するようにタイミングの制御を
行うことにより、フィルタ演算の必要ないクロック制御
回路を実現することができ、また、ＲＯＭを記憶した微
少時間刻みでアクセスする必要が無く、２回のアクセス
で済む為、高速動作を行うことができる効果がある。
第１図は本発明の一実施例のブロック図、第２図及び第
３図は本発明の内挿出力の波形図及びサンプル時刻を示
すタイミング図、第４図は本発明におけるタイミング誤
差検出器及びタイミング制御回路の詳細ブロック図、第
５図は本発明におけるタイミングすれとタイミング誤差
検出の関係を示す説明図、第６図及び第７図は本発明に
おけるタイミング誤差検出器及びタイミング制御回路を
複素関数で使用するときのブロック図、第８図は本発明
における多値ディジタル内挿フィルタのブロック図、第
９図はクロック制御回路の一従来例における内挿フィル
タのブロック図である。 １・・・第１のサンプラ、２・・・第２のサンプラ、３
・・・識別器、４・・・微分器、５・・・掛算器、６・
・・タイミング制御回路、７・・・タイミング誤差検出
器、７０゜７１・・・分配スイッチ、８・・・多値ディ
ジタル内挿フィルタ、８０・・・分配器、８１０，８１
１，８１２・・・基本内挿フィルタ、８４・・・合成回
路、９・・・基準卒２図 茅 ３ 凹 半 ＪＴｆＪ 婦 ５ 因 芽 乙 剥 弄 ７１１！１１ 第 ８ 目 ２／ρ、ＩＩＩ、１１２ ： ４本内」苧フィルタ１
２ｏ、１２１，１２２： ４Ｊ ｘ ※ ７ 肥 広刀
３図は本発明の内挿出力の波形図及びサンプル時刻を示
すタイミング図、第４図は本発明におけるタイミング誤
差検出器及びタイミング制御回路の詳細ブロック図、第
５図は本発明におけるタイミングすれとタイミング誤差
検出の関係を示す説明図、第６図及び第７図は本発明に
おけるタイミング誤差検出器及びタイミング制御回路を
複素関数で使用するときのブロック図、第８図は本発明
における多値ディジタル内挿フィルタのブロック図、第
９図はクロック制御回路の一従来例における内挿フィル
タのブロック図である。 １・・・第１のサンプラ、２・・・第２のサンプラ、３
・・・識別器、４・・・微分器、５・・・掛算器、６・
・・タイミング制御回路、７・・・タイミング誤差検出
器、７０゜７１・・・分配スイッチ、８・・・多値ディ
ジタル内挿フィルタ、８０・・・分配器、８１０，８１
１，８１２・・・基本内挿フィルタ、８４・・・合成回
路、９・・・基準卒２図 茅 ３ 凹 半 ＪＴｆＪ 婦 ５ 因 芽 乙 剥 弄 ７１１！１１ 第 ８ 目 ２／ρ、ＩＩＩ、１１２ ： ４本内」苧フィルタ１
２ｏ、１２１，１２２： ４Ｊ ｘ ※ ７ 肥 広刀
Claims (1)
- 【特許請求の範囲】 １と０から成るシンボル系列に対し後記第１のサンプラ
及び第２のサンプラによって指定された時刻の内挿波形
を出力する基本内挿フィルタと、伝送周期Ｔ＿ｂの信号
をサンプル周期Ｔ＿ｓでサンプルしたレベルＶをＶ＝Σ
＾Ｍ＾−＾１＿ｉ＿＝＿０ａ＿ｉ・２（ａ＿ｉ＝０、１
）なるＭ個の要素よりなるベクトル（ａ＿Ｍ＿−＿１、
ａ＿Ｍ＿−＿２、・・・ａ＿０）で表わすディジタル値
に対しＭ個の前記基本内挿フィルタに各前記ベクトルａ
＿ｉをシンボル値として入力する分配器と、 前記Ｍ個の基本内挿フィルタの各出力Ｇ（ａ＿０）、Ｇ
（ａ＿１）・・・Ｇ（ａ＿Ｍ＿−＿１）からＦ＝Σ＾Ｍ
＾−＾１＿ｉ＿＝＿０２Ｇ（ａ＿ｉ）なる出力を得る合
成回路と、 後記第１のサンプラ及び第２のサンプラによつて指定さ
れた時刻の前記合成回路の出力から、内挿波形出力タイ
ミングの過不足時間Ｔ＿ｅによる制御信号を出力するタ
イミング誤差検出器と、該制御信号を入力し、後記第１
のサンプラの次のサンプルタイミングまでの間隔が前回
の間隔より前記過不足時間Ｔ＿ｅだけ補正された間隔に
なるように、後記第１のサンプラのサンプルタイミング
を制御するタイミング制御回路と、 サンプル周期Ｔ＿ｓと同期して基準時刻を発生する基準
時間発生回路と、 前記タイミング制御回路によって指定されるサンプルタ
イミングで前記基準時刻をサンプルする第１のサンプラ
と、 前記サンプルタイミングのπ位相で前記基準時刻をサン
プルする第２のサンプラとを備えることを特徴とするク
ロック制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202365A JPH07118703B2 (ja) | 1985-09-11 | 1985-09-11 | クロツク制御回路 |
| CA000494216A CA1268523A (en) | 1984-10-31 | 1985-10-30 | Synchronization circuit capable of establishing synchronism even when a sampling rate is invariable |
| US06/792,765 US4692931A (en) | 1984-10-31 | 1985-10-30 | Synchronization circuit capable of establishing synchronism even when a sampling rate is invariable |
| GB08526816A GB2168224B (en) | 1984-10-31 | 1985-10-31 | Synchronization circuit capable of establishing synchronism even when a sampling rate is invariable |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202365A JPH07118703B2 (ja) | 1985-09-11 | 1985-09-11 | クロツク制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6261440A true JPS6261440A (ja) | 1987-03-18 |
| JPH07118703B2 JPH07118703B2 (ja) | 1995-12-18 |
Family
ID=16456295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60202365A Expired - Lifetime JPH07118703B2 (ja) | 1984-10-31 | 1985-09-11 | クロツク制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118703B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027710A (ja) * | 1988-02-04 | 1990-01-11 | American Teleph & Telegr Co <Att> | 横フィルタ |
| JPH0316337A (ja) * | 1989-03-13 | 1991-01-24 | Hitachi Ltd | タイミング抽出回路，それを利用した通信システム及びタイミング抽出方法並びに通信装置 |
| JP2009284461A (ja) * | 2008-04-25 | 2009-12-03 | Fujitsu General Ltd | シンボル同期方法及びデジタル復調装置 |
-
1985
- 1985-09-11 JP JP60202365A patent/JPH07118703B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027710A (ja) * | 1988-02-04 | 1990-01-11 | American Teleph & Telegr Co <Att> | 横フィルタ |
| JPH0316337A (ja) * | 1989-03-13 | 1991-01-24 | Hitachi Ltd | タイミング抽出回路，それを利用した通信システム及びタイミング抽出方法並びに通信装置 |
| JP2009284461A (ja) * | 2008-04-25 | 2009-12-03 | Fujitsu General Ltd | シンボル同期方法及びデジタル復調装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118703B2 (ja) | 1995-12-18 |
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