JPH027710A - 横フィルタ - Google Patents

横フィルタ

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JPH027710A
JPH027710A JP1015188A JP1518889A JPH027710A JP H027710 A JPH027710 A JP H027710A JP 1015188 A JP1015188 A JP 1015188A JP 1518889 A JP1518889 A JP 1518889A JP H027710 A JPH027710 A JP H027710A
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    • H03H17/02—Frequency selective networks
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    • H03H17/028—Polynomial filters
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    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
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    • H03H17/02—Frequency selective networks
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  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、モデムのような変復調装置に係り、特に第１
速度でサンプリングされたデジタル信号サンプルを第２
速度でサンプリングされたデジタル・サンプルに移行さ
せる変復調装置の補間回路として用いられる連続的に変
化するデジタル遅延線に関する。
［従来技術の説明コ ある種のデジタル応用装置においては、第１サンプリン
グ・クロック速度で操作されているデジタル・システム
から第２クロック速度で操作されているデジタル・シス
テムへアナログ信号のデジタル・サンプルが転送される
場合、二つのサンプル・クロック速度間を補間するため
のいわゆる補間装置が必要となる。このような補間のた
めの１つの方法が、１９８５年７月２日に発行された発
明者がライ。イト−の米国特許第４．５２７．０２０号
に開示されている。このイト−の装置においては、通常
横フィルタと呼ばれるデジタル・フィルタが補間を行っ
ており、第１サンプリング・クロック信号（ＣＫ２）の
サンプリング・インターバルは、複数のセグメントに分
けられ、このセグメントの夫々はフィルタ・タイプ係数
の夫々のグループと関係している。第２サンプリング・
クロック信号（ＣＫＩ）が発生する際、補間されるべき
デジタル・サンプルは、第２サンプリング・クロック信
号の時に存在するインターバルのそのセグメントと関係
するタップ係数のグループをデジタル・フィルタに供給
することにより得られる。
発明者イト−の補間装置の精度は、第１サンプリング・
クロックのインターバルを多数のセグメントに分割する
ことにより改善される。しかしながら、このようにすれ
ば、多数の異なるグループのタップ係数をメモリに記憶
する装置が必要となる。この多数の異なるグループのタ
ップ係数を記憶することにより、特にデジタル・フィル
タがマルチ・タップ横フィルタの場合扱いにくくなるの
で問題である。
（発明の概要） 異なるサンプリング速度を補間するために用いられる従
来の補間装置においては、補間されたサンプルは、複数
の異なるグループのフィル、り・タップ係数の内の一つ
を用いることにより発生する。
本発明によれば、この従来のものとは異なり、連続的に
変化するデジタル遅延線として設けられた横フィルタが
、フィルタ・タップの係数がｎ時限の多項式の係数及び
２つのクロック速度間の遅延の関数として発生するタイ
ミング・インターバルのいかなる点における異なるサン
プリング速度間の補間を行うために用いることができる
。こうしてタイミングΦインターバルにおける特定の時
点で信号サンプルの精度の良い補間に必要とされる遅延
線の係数は、その時点で発生する。それゆえ本発明は、
補間プロセスの際精度の向上を図るため、必要以上に多
数の異なるグループの係数をメモリに記憶する必要がな
いので、非常に有効である。
（実施例の説明） 有限のインパルス応答は、数学的に以下のように書ける
。
ここでＮは、フィルタ・タップの番号と等しい。
（１）式は、いわゆる横フィルタのインパルス応答であ
るとして通常呼ばれることもある。ここで信号要素Ｘ　
ｎ　（ｔ）は、横フィルタの個々のタップから得られる
ものであり、さらに要素ａｎは、個々のタップ係数の値
である。
もしフィルタへの入力が時間の関数ｆ　（ｔ）の信号で
あり、さらにこのフィルタが遅延線であれば、フィルタ
により出力される信号は、例えば、ｆ（ｔ−τ）（ここ
でτは遅延と等しい）のような時間と遅延の関数の信号
となる。このような遅延線の出力は一般に数学的に以下
のように表わされる。
上述のことを念頭におくと、次のことが認識される。す
なわち横フィルタと遅延線の概念は、可変の遅延τと遅
延の関数即ち、Ｐｎ（τ）であるタップ係数とを有する
遅延線にまで拡大でき、τの種々の値に対する係数Ｐｎ
の一つの値は、ｎ次元の多項式に適用された場合、本発
明によれば、遅延と多項式の個々の係数の関数となる。
このようにして、多数の異なるグループのタップ係数の
一つに選択するように制限される上述した従来の装置と
は異なり、本発明に係る装置は、遅延値そのものに基づ
いたタイミング・インターバルにおけるいかなる点にお
いても遅延線の係数を発生させる。
特に、ｎ次元多項式に適用された際の（２）式に示され
たタップ係数Ｐｎ（τ）は、以下のように表わされる。
ｐｎ（ｆ）　−ａ−ｎ、ｏ＋籟、ｌｒ＋ａ、２ｒ２＋、
、、、、３．．７ｍ　　　　（３）ここでａ　　は多項
式の個々の係数である。
１Ｉ１１ ａ　　からａ　　　までの多項式の係数の行列０、Ｏｎ
−１，ｍ を求めるために（２）式に（３）式を代入すると、以下
の式を得る。
ここでかっこに囲まれている項は遅延線の係数であり、
本発明によれば、ｉの遅延線の係数は、遅延の関数とし
て発生する。（４）式は次の式と数学的に相等しい。
＋・・・・・ （５）式は、より実効のある信号の数学的表現とするた
めに分解でき、その信号は本発明により以下のように出
力される。
次に第１図を参照して説明する。この第１図には、本発
明による二次元の横フィルタ、すなわち連続的に変化す
るデジタル遅延（ＣＶＤＤ）線が図示されている。第１
図に示された連続的に変化するデジタル遅延線は、マル
チピッド遅延ステイジを含んでいる。このマルチビット
遅延ステイジは、レジスタ２０１〜２０４であり、この
レジスタ２０１〜２０４により例えば遠端モデムから受
信された信号のデジタル・サンプルＸ　（ｔ）からＸ　
（ｔ−３７）までの順序が記憶される。このような信号
は、１／Ｔの速度でサンプリングされる。そのようなサ
ンプルの最後のものであるＸ　（ｔ）が、レジスタ２０
１に記憶され、その最後のものの１つの前のものである
Ｘ　（ｔ−Ｔ）がレジスタ２０２に、さらに同様に各サ
ンプルが各レジスタに記憶される。クロック信号例えば
モデル・クロック回路により発生する送信クロック信号
（ＴＣ）、もしくは上述した発明者イト−の特許に開示
されたクロック信号ＣＫＩは、リード２１３を介して受
信され、さらにこのクロック信号によりレジスタの中身
が次のレジスタに対して左から右ヘシフトされる。この
ようにして、次のデジタル−サンプルの受信のためにレ
ジスタ２０１がＬ＄備される。
デジタル・サンプルＸ　（ｔ）が、外部のサンプリング
回路すなわち入力バッファ（場合によっては）から、バ
ス２１４を介して受信されると、このデジタル・サンプ
ルＸ　（ｔ）はレジスタ２０１に記憶され、さらにバス
２０１−１を経由して乗算回路２００−１から２００−
３に供給される。同様に、レジスタ２０２に記憶される
デジタル・サンプルＸ　（ｔ−Ｔ）はバス２０２−１を
経由して乗算回路２００−４から２００−６に供給され
、レジスタ２０３に記憶されたデジタル争サンプルＸ　
（ｔ−２Ｔ）はバス２０３−１を経由して乗算回路２０
０−７から２００−９に供給され、さらにレジスタ２０
４に記憶されたデジタル・サンプルＸ　（ｔ−３７）は
バス２０４−１を経由して乗算回路２０ロー１０から２
００−１２に供給される。この乗算器２００−１から２
００−１２は、それが受信したデジタル・サンプルと多
項式の係数ａ　　からａ３，２までのうちの夫々の一つ
を乗算０．０ し、さらにバス２２０−１から２２０−１２を経由して
サーメイション回路２０５から２０７へ上記の乗算結果
を供給する。
サーメイション回路２０５から２０７は、夫々受信した
デジタル信号を合計し、さらにその個々の合計を表示し
たデジタル信号を回路２０９から２１０の一つに出力す
る。乗算回路２１２は、バス２０５−１を経由して回路
２［１５から受信した合計値とバス２１６経由で受信し
た遅延のデジタル値を乗算すると共にその乗算した値を
バス２１２−１経由で加算回路２１１に供給するために
設けられたものである。加算回路２１１は、乗算器２１
２から受信したデジタル値とバス２０Ｂ−１経由でサー
メイション回路２０６から受信した合計値を加算すると
共にその加算した合計をバス２１１−１経由で乗算回路
２１０に供給する。
乗算回路２１０は、加算器２１１から受信した合計値と
バス２１Ｇ経由で遅延カウンタ２３０から受信した遅延
値とを乗算するために設けられたものである。
（遅延値がどのようにして遅延カウンタ２３０により発
生するかについては後述する。）乗算回路２１０は、バ
ス２１０−１を介して加算回路２０９に、遅延値を含む
最終値を供給する。加算回路２０９は、乗算器２１０か
ら受信した最終値とバス２０７（経由でサーメイション
回路２０７から受信した合計値とを加算すると共に、こ
の加算値を表すデジタル値をバス２１５へ出力する。こ
こでのデジタル値が本発明によれば補間されたサンプル
となる。
ここでバス２１４は、入力バッファ（図示せず）に接続
されてもよく、この人力バッファは受信信号のサンプル
を記憶するために用いられる。信号サンプルはＴＣクロ
ック信号を用いて、レジスタ２０１の入力に一度に１つ
クロックされる。さらに、加算器２０９により出力され
る補間されたサンプルｙ　（ｔ）はバス２１５に接続さ
れる出力バッファ（図示せず）に記憶させてもよい。
上述したように、第１図に示される遅延カウンタ２３０
は、クロック信号ＴＣおよびＲＣのサンプリング速度間
に遅延があればその遅延を決定するために用いられる。
特に遅延カウンタ２３０は、ＴＣクロック信号の速度を
計数するカウンタと、ＲＣクロック信号の速度を計数す
るカウンタとを備えている。夫々のカウンタの中身の違
いは、ＴＣクロック信号の速度を計数するカウンタが零
を通過する夫々の時に決定される。この違いは、二つの
クロック信号の速度間の遅延値を発生させるために用い
られる。カウンタ２３０により決定され遅延は、バス２
１６に出力される。
ここでバス２１６経由で供給される遅延値は、その出力
がバス２１Ｂに供給されるレジスタ内に含まれる固定値
であってもよい。このレジスタは、さらに特定のアルゴ
リズムに対応するレジスタの中身を定期的に変化させる
プログラム・コントロールにより制御されるものであっ
てもよい。
次に第２図を参照して説明する。この第２図は信号“Ａ
”を示している。ここでこの信号“Ａ。
は、たとばサンプルＸ　（ｔ）からＸ　（ｔ−３Ｔ）の
ような信号サンプルを与えるため、ＴＣクロック速度（
すなわち１／Ｔ）で信号″Ａ”がディジタルでサンプリ
ングされたモデムから受信されたものである。これらの
サンプルが本発明によるＣＶＤＤに供給されたとき、Ｒ
Ｃクロックの個々のパルスに同期した補間されたサンプ
ルｙ　（ｔ）が発生する。
第２図かられかるように、個々の補間されたサンプルを
通る破線を引けば、この得られた信号“Ｂ“は、実質的
に信号“Ａ”と同一となる。
本発明によるＣＶＤＤフィルタを用いた第２図に示され
る信号″Ａ２サンプルのような信号サンプルの補間精度
はフィルタと同程度である。このため本発明による三次
元横フィルタにより行われる補間プロセスは、第１図に
示された二次元横フィルタにより行われるものより精度
がより高くなる。従って、本発明の一実施例において、
０から３１５０Ｈｚの周波数帯域で操作される８タツプ
の三次元ＣＶＤＤ横フィルタが補間プロセスの際の精度
向上のため設計された。そのようなフィルタを実行する
に必要な乗算回路の数は膨大になる為、フィルタはデジ
タル信号プロセッサ（ＤＳＰ）で処理される。ここでＤ
ＳＰの例としては、ＡＴ＆Ｔ社から市販されており、Ｄ
ＳＰ−２０として設計されたデジタル信号プロセッサが
ある。このＤＳＰ−２０は、ＴＨＥ　ＢＥＬＬ　ＳＹＳ
ＴＥＭ　ＴＥＣＨＮＩＣＡＬ　ＪＯＵＲＮＡＬ　。
５ｅｐｔｅａ＋ｂｅｒＬ９８１．ｖｏｌ、８０．Ｎｏ、
７　、　Ｐａｒｔ２　　、ｐｐ、１４３１−１４６２に
開示されている。
要するに、本発明のＤＳＰを用いた実施例においては、
遅延線の８つのステイグが、ＤＳＰのランダム・アクセ
ス記憶装置（ＲＡＭ）の８つのメモリ位置を用いて処理
される。最新のデジタル・サンプル及びその前の７つの
最新のデジタル・サンプルは、夫々８つのメモリ位置に
記憶されている。ＲＡＭのブロックはさらに８タツプ遅
延線の所定の大きさの多項式の係数を記憶するために用
いられ、この係数は、下記に示されるように、ａ　　か
らａ　７，３である。ＤＳＰの読み取り専用０．０ メモリに内臓されるプログラムは、（ａ）８つのＲＡＭ
位置内に記憶されるデジタル・サンプル、（ｂ）係数の
値、及び（ｃ）遅延値を用いて、補間された値を発生さ
せる。ＤＳＰが信号サンプルを補間する方法は、第１図
と関連して説明したものと同様である。クロック速度間
の遅延値は、第１図に示された遅延カウンタ２３０を使
って決定することができる。発生した遅延値は、本発明
によれば、補間された信号サンプルを発生させる際用い
られるＤＳＰに供給される。
補間された値が発生し、例えば出力バッファへ出力され
た後、ＤＳＰのＲＯＭ内に内臓されたプログラムが、記
憶されたデジタル・サンプルを効率的に右へ、シフトし
、次に入力されるデジタル・サンプルすなわち最近のデ
ジタル・サンプルの記憶のために８つのＲＡＭ位置の第
１番目を準備する。
次にＤＳＰ上で本発明を動作させるソフトウェア・プロ
グラムについて説明する。
第３図は、ＤＳＰプログラムのフローチャートを示して
いる。このプログラムにより、第１図に示されたレジス
タ２０＋から２０４において説明されたものと同様の方
法で、個々のメモリ・レジスタに記憶された入力信号サ
ンプルを右ヘシフトし、次デジタル・サンプルを受は入
れるためにそのメモリ・レジスタのうち最初のものを準
備する。上述したように、ＤＳＰが働く際、８つのタッ
プが用いられ、そのため８つの遅延ステイグすなわちレ
ジスタが必要となる。そこで第３図に示されたプログラ
ムにより、夫々の記憶されたデジタル・サンプルを次の
すなわち連続するメモリ・レジスタに対して右ヘシフト
する。ここで第３図に示されたプログラムは、８つのタ
ップを有する遅延線に限定されず、いかなる数のタップ
（レジスタ）を有する連続的に変化する遅延線を有する
ものとして使用されても良い。　特に、第３図に示され
たプログラムが、ブロック３００に入ったとき、ブロッ
ク３０１に進み、このブロック３０１で変数ｎを遅延線
のタップ（Ｍ）の数より１少ないものと等しいとおく。
（第１図に示された遅延線のＭの値は４である。）この
プログラムはさらにブロック３０２に進み、このブロッ
ク３０２でデジタル・サンプルを第７メモリ・レジスタ
から第８メモリ・レジスタへシフトすることから始まる
あるメモリ・レジスタから次の連続するメモリφレジス
タへデジタル・サンプルをシフトするプロセスが始まる
。
このシフトが完了すると、プログラムはブロック３０３
に進み、このブロック３０３で変数ｎが１だけ減少し、
さらにブロック３０４に進む。このブロック３０４でプ
ログラムは、ｎの値を調べ、上述した方法で行われたデ
ジタル・サンプルのシフトが完成したかか否かを決める
。このプログラムは、ｎの値と数字の１を比較してこの
決定を行う。もしｎが１より小さければ、プログラムは
デジタル・サンプルのシフトの仕事が完了したと結論を
下し、ブロック３０５に進む。それ以外は、プログラム
は次のシフトを行うためブロック３０２に戻る。
ブロック３０５において、プログラムはＤＳＰにより受
信された最近のデジタル・サンプルをサンプル・メモリ
・レジスタの第１の位置に負荷し、ブロック３０６で終
了する。
次に第４図を参照して説明する。第４図には、ＤＳＰプ
フグラムのフローチャートが示されており、このプログ
ラムによりサンプル・メモリ・レジスタ内に現在記憶さ
れている信号サンプルから補間された信号サンプルを発
生させている。明確にするため、以下二次元遅延線につ
いて述べる。
そのため、プログラムのフローは、第１図に示された二
次元遅延線のデジタル・サンプルの流れに従うことがで
きる。
特に第４図に示されるプログラムは、第３図に示された
プログラムの前後どちらで実行してもよい。ブロック　
４００で開始されたとき、プログラムはブロック４０１
に進み、このブロック４０１でｙと呼ばれるレジスタを
クリヤする。ここでｙはプログラムにより実行される種
々の操作の結果を蓄積するために用いられている。この
ｙレジスタがプログラム完了時に、補間された信号サン
プルのデジタル値を含むことになる。このプログラムは
さらに二次元のケースを扱うため変数ｍを２とし、定数
Ｔをフィルタのステイジ数第１図に示される回路では４
にセットする。プログラムは次にブロック４０２に進む
。（上述した８タップ三次元遅延線の場合、変数ｍは３
、常数Ｔは８にセットされる。）ブロック４０２でプロ
グラムは変数ｎを０とセットし、ブロック４０３に進む
。ブロック４０３から４０５はループのルーチンを有し
ており、夫々のグループの乗算器とされに接続するサー
メイション回路により行われる機能を発揮する。これら
は変数ｎ及びｍが夫々０と２であるとき、第１図に示さ
れた乗算器２００（，２００−４，２００−７及び２０
〇−１０とサーメイション回路２０５のような変数ｎ及
びｍに基づいている。特に最初にこのループを通過する
間、最新の信号サンプルと遅延線係数ａ。、２の積は、
ｙレジスタの内容に加えられる。ここでｙレジスタはサ
ーメイション回路２０５と類似したものである。変数ｎ
はブロック４０４で１だけ増加し、さらにブロック４０
５で定数Ｔと比較される。
ｎの値がＴすなわち４より小であるならば、おそらくル
ープを最初に通過した後であろうが、プログラムはブロ
ック４０３に戻る。それ以外はブロック４０６に進む。
ブロック４０３を２回目に通過する間、プログラムは最
新の次の信号サンプルと係数ａ　１，２の積をレジスタ
ｙの内容に加える。このプロセスは係数ａ２，２並びに
ａ２，３及び残りの信号サンプルについてくり返される
。最後の信号サンプル、例えば第１図に示さけるレジス
タ２０４に含まれるサンプルが処理された後、ブロック
４０４で変数ｎがもう一度１だけ増加し、それによりｎ
がＴの値と等しくなりプログラムはブロック、４０６に
進む。
ブロック４０Ｂでプログラムはレジスタｙの中身と遅延
τのその時の値を掛け合わせ、ブロック４０７に進む。
ブロック４０７では、プログラムは変数ｍを１だけ減じ
ブロック８へ進む。このブロック８でｍの値が調べられ
、０以下か否かが決定される。もしｍの値が０でなけれ
ば、プログラムはブロック４０２に移り、次のグループ
の乗算器及びそれらに接続するサーメイション回路、す
なわち乗算器２００−２．２００−５．２００８及び２
００−１１及びサーメイション回路２０６により実行さ
せる機能を実行する。プログラムがその仕事を完了した
とき、再びブロック４０Ｂを通りブロック４０７に進み
変数ｍが減じられ、それからブロック４０８へと進む。
この時点で、プログラムは変数ｍが依然としてＯ以下で
はないことを見つけ、そのためブロック４０２に進む。
ここで変数ｍ及びｎの値によって示されるように、乗算
器２００−３．２００−８，２００−９および２００−
１２及びサーメイション回路２０７により実行される機
能を実行する。この機能が実行された後、プログラムは
ブロック４０６を通ってブロック４０７へ進み、再び変
数ｍが減じられさらにブロック４０８に進む。
しかし、この時点でプログラムは変数ｍの値が０以下で
あることを見つけ出し、そのためプログラムはｙレジス
タ内に含まれるデジタル値を出力する。このデジタル値
が本発明によれば、補間された信号サンプルとなる。プ
ログラムはこの仕事を完了した後、ブロック４０９で完
了する。
次に上述され第１図にａ　Ｏ，０からａ　３，２として
示されたｎ次元の多項式の係数の発生について説明する
。
特にフラット遅延τを有するフィルタの伝達関数は数学
的に以下のように書ける。
Ｇ（ω、Ｔ）　４ｅＪｎＪ 係数・・・Ｃｋ・・・及びサンプリング・インターバル
Ｔを有する横フィルタの伝達関数は、以下のようになる
。
ここでＮは横フィイルタ（ＣＶＤＤ）のタップ数と等し
い。
τ−αＴのような遅延ブラメータα及びα内で多項式と
なるタップ係数を用いると以下のようになる。
ここでＭは多項式の次元に等しい。
ＣＶＤＤの係数を決定するために、（９）式から導かれ
る次の（１０）式は、行列ＣＣＩに関して最小２乗法を
使いることにより、最小限化されている。
長さＮ（ただしＮは偶数）のＣＶＤＤを用いると、（１
０）式は多項式の個々の係数の値を決定するための次の
条件に従う。
Ｃｎ（′１２）−０；　ｎ≠（Ｎ−１）／２−１；　ｎ
−（Ｎ−１）／２　　　　　　　　（１１）Ｃ，（−Ｋ
）−０；　ｎ＋Ｎ／２ ｍｌ；　ｎ−Ｎ／２ （１０）式、（１１）式により示された条件を用いるこ
とにより、１３５０Ｈｚの遮断周波数及び、１／９６０
０Ｈｚに等しいインターバルＴを有する二次元４タツプ
横フイルタ（（：ＶＤＤ）の多項式係数ａＯ００からａ
　３，２は、第５図に示されるように決定された。３０
００Ｈｚの遮断周波数及び１　／９６００Ｈｚに等しい
インターバルＴを有する三次元８タツプ横フイルタの多
項式係数は同様に決定され、第６図に示されている。
【図面の簡単な説明】
第１図は本発明の一実施例を示す二次元横フィルタのブ
ロック図、 第２図は第２クロック速度に関して補間された信号にお
いて第１クロック速度でサンプリングされた信号を示す
図、 第３図及び第４図は本発明の一実施例を示すデジタル信
号プロセッサの操作を示すソフトウェアのフローチャー
ト、第５図、第６図は本発明の一実施例を示す二次元及
び三次元の横フィルタを用いるための所定の多項式係数
の行列を示す図である。 ＦＩＧ、３ ＦＩＧ、４

Claims (3)

    【特許請求の範囲】
  1. （１）第１クロック速度でサンプリングされる信号のデ
    ジタル・サンプルを第２クロック速度でサンプリングさ
    れるデジタル・サンプルに補間するために操作され、 夫々が所定の大きさを有する複数の係数を記憶する手段
    、 第１クロック速度でサンプリングされた一連のデジタル
    ・サンプルを受信し記憶する手段、上記デジタル・サン
    プルの１つと上記係数の所定のもの値とを掛け合わせる
    手段とを有する横フィルタにおいて、 上記第１及び第２のクロック速度間の遅延を決定する手
    段と、 上記の掛け合わせたものと上記遅延の夫々の関数として
    、上記補間されたデジタル・サンプルを発生する手段と
    、 を設けたことを特徴とする横フィルタ。
  2. （２）請求項（１）に記載の横フィルタにおいて、上記
    係数は、ｎ次元多項式の係数であることを特徴とする横
    フィルタ。
  3. （３）請求項（１）に記載の横フィルタにおいて、上記
    フィルタのタップ係数が上記多項式係数と上記遅延の個
    々の大きさの関数として発生することを特徴とする横フ
    ィルタ。
JP1015188A 1988-02-04 1989-01-26 デイジタル補間装置 Expired - Lifetime JP2724188B2 (ja)

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Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5235534A (en) * 1988-08-18 1993-08-10 Hewlett-Packard Company Method and apparatus for interpolating between data samples
US5473555A (en) * 1988-08-18 1995-12-05 Hewlett-Packard Company Method and apparatus for enhancing frequency domain analysis
US5023825A (en) * 1989-07-14 1991-06-11 Tektronix, Inc. Coefficient reduction in a low ratio sampling rate converter
US5475628A (en) * 1992-09-30 1995-12-12 Analog Devices, Inc. Asynchronous digital sample rate converter
US5729661A (en) * 1992-11-24 1998-03-17 Pavilion Technologies, Inc. Method and apparatus for preprocessing input data to a neural network
US6243696B1 (en) * 1992-11-24 2001-06-05 Pavilion Technologies, Inc. Automated method for building a model
US5479573A (en) * 1992-11-24 1995-12-26 Pavilion Technologies, Inc. Predictive network with learned preprocessing parameters
AU7469394A (en) * 1993-08-20 1995-03-21 Industrial Research Limited A signal combiner system
BE1007909A3 (nl) * 1993-12-24 1995-11-14 Philips Electronics Nv Niet-geheeltallige vertraging.
US5553013A (en) * 1994-09-30 1996-09-03 Ford Motor Company Delay generation filter
FI98584C (fi) * 1995-05-05 1997-07-10 Nokia Technology Gmbh Menetelmä ja piirijärjestely vastaanotetun signaalin käsittelemiseksi
US5696639A (en) * 1995-05-12 1997-12-09 Cirrus Logic, Inc. Sampled amplitude read channel employing interpolated timing recovery
US5638010A (en) * 1995-06-07 1997-06-10 Analog Devices, Inc. Digitally controlled oscillator for a phase-locked loop providing a residue signal for use in continuously variable interpolation and decimation filters
US6314414B1 (en) 1998-10-06 2001-11-06 Pavilion Technologies, Inc. Method for training and/or testing a neural network with missing and/or incomplete data
US6144952A (en) * 1995-09-20 2000-11-07 Keeler; James D. Predictive network with learned preprocessing parameters
US5717619A (en) * 1995-10-20 1998-02-10 Cirrus Logic, Inc. Cost reduced time varying fir filter
US5760984A (en) * 1995-10-20 1998-06-02 Cirrus Logic, Inc. Cost reduced interpolated timing recovery in a sampled amplitude read channel
US5726818A (en) * 1995-12-05 1998-03-10 Cirrus Logic, Inc. Magnetic disk sampled amplitude read channel employing interpolated timing recovery for synchronous detection of embedded servo data
US5812336A (en) * 1995-12-05 1998-09-22 Cirrus Logic, Inc. Fixed sample rate sampled amplitude read channel for zoned magnetic recording
DE19606357A1 (de) * 1996-02-12 1997-08-14 Gmd Gmbh Bildverarbeitungsverfahren zur Darstellung von spiegelnden Objekten und zugehörige Vorrichtung
US6819514B1 (en) 1996-04-30 2004-11-16 Cirrus Logic, Inc. Adaptive equalization and interpolated timing recovery in a sampled amplitude read channel for magnetic recording
US5802118A (en) * 1996-07-29 1998-09-01 Cirrus Logic, Inc. Sub-sampled discrete time read channel for computer storage systems
US5982826A (en) * 1997-04-23 1999-11-09 Paradyne Corporation Synchronous clock regeneration system for generating a clock waveform at a specified frequency
US5966415A (en) * 1997-06-13 1999-10-12 Cirrus Logic, Inc. Adaptive equalization in a sub-sampled read channel for a disk storage system
DE19741427C2 (de) * 1997-09-19 1999-07-22 Siemens Ag Linearer Interpolator zur Interpolation eines abgetasteten Signals und lineares Interpolationsverfahren
US6359878B1 (en) 1998-07-20 2002-03-19 Wirless Facilities, Inc. Non-data-aided maximum likelihood based feedforward timing synchronization method
US6654432B1 (en) 1998-06-08 2003-11-25 Wireless Facilities, Inc. Joint maximum likelihood frame and timing estimation for a digital receiver
US6295325B1 (en) 1997-11-14 2001-09-25 Agere Systems Guardian Corp. Fixed clock based arbitrary symbol rate timing recovery loop
US6452948B1 (en) * 1998-06-10 2002-09-17 Sicom, Inc. Method for baud-clock phase synchronization in a TDMA digital communications system and apparatus therefor
US6282248B1 (en) 1998-07-14 2001-08-28 Agere Systems Guardian Corp. Variable baud rate demodulator
US6233598B1 (en) * 1998-09-11 2001-05-15 International Business Machines Corporation Interleaved finite impulse response (FIR) filter functions for servo and data detection in a direct access storage device (DASD)
US6430235B1 (en) 1998-11-05 2002-08-06 Wireless Facilities, Inc. Non-data-aided feedforward timing synchronization method
US6487672B1 (en) 1998-12-24 2002-11-26 Stmicroelectronics, N.V. Digital timing recovery using baud rate sampling
US6591283B1 (en) * 1998-12-24 2003-07-08 Stmicroelectronics N.V. Efficient interpolator for high speed timing recovery
US6307694B1 (en) 1999-02-24 2001-10-23 Cirrus Logic, Inc. Error signal biasing for an adaptive filter in a disk drive read channel
US6381085B1 (en) 1999-07-12 2002-04-30 Cirrus Logic, Inc. Zero forcing adaptive equalization in a disk drive read channel
US6396788B1 (en) 1999-07-13 2002-05-28 Cirrus Logic, Inc. Re-timing and up-sampling a sub-sampled user data signal from in an optical disk
KR100696333B1 (ko) * 1999-08-31 2007-03-21 유티스타콤코리아 유한회사 디지털 라디오 시스템에서의 다양한 인터폴레이션 레이트를 지원하는 안티이미징 필터
US6600495B1 (en) 2000-01-10 2003-07-29 Koninklijke Philips Electronics N.V. Image interpolation and decimation using a continuously variable delay filter and combined with a polyphase filter
DE10042930B4 (de) * 2000-08-31 2005-07-14 Infineon Technologies Ag Digitales Filter
FR2832568A1 (fr) * 2001-11-20 2003-05-23 Koninkl Philips Electronics Nv Convertisseur numerique de frequence d'echantillonnage
US20030103166A1 (en) * 2001-11-21 2003-06-05 Macinnis Alexander G. Method and apparatus for vertical compression and de-compression of progressive video data
US7003027B2 (en) * 2001-12-10 2006-02-21 Agere Systems Inc. Efficient PCM modem
FR2837647B1 (fr) * 2002-03-25 2006-11-24 Canon Kk Emetteur sans fil a consommation de puissance reduite
EP1371348B2 (en) * 2002-06-10 2013-03-20 Kao Corporation An absorbent member and a method of producing an absorbent member
US7098821B2 (en) * 2003-02-14 2006-08-29 Atheros Communications, Inc. Receiving and transmitting signals having multiple modulation types using sequencing interpolator
US7738736B2 (en) * 2003-05-09 2010-06-15 Inphase Technologies, Inc. Methods and systems for holographic data recovery
JP4143703B2 (ja) * 2004-01-30 2008-09-03 テクトロニクス・インターナショナル・セールス・ゲーエムベーハー デジタル演算処理方法
US20060045173A1 (en) * 2004-08-31 2006-03-02 Ittiam Systems (P) Ltd. Method and apparatus for improving upstream pulse code modulation connect rates of an analog modem
US20060045174A1 (en) * 2004-08-31 2006-03-02 Ittiam Systems (P) Ltd. Method and apparatus for synchronizing a transmitter clock of an analog modem to a remote clock
WO2006108654A2 (en) * 2005-04-13 2006-10-19 Universität Hannover Method and apparatus for enhanced video coding
US20070061390A1 (en) * 2005-09-09 2007-03-15 Leo Bredehoft Interpolator using splines generated from an integrator stack seeded at input sample points
US7528844B2 (en) * 2005-11-10 2009-05-05 Harris Corporation Interpolation of plotted points between sample values
US20080309524A1 (en) * 2007-06-18 2008-12-18 Texas Instruments Incorporated Second-Order Polynomial, Interpolation-Based, Sampling Rate Converter and Method and Transmitters Employing the Same
US7515073B2 (en) * 2007-08-17 2009-04-07 Infineon Technologies Ag Digital sample rate conversion
US7522074B2 (en) * 2007-09-17 2009-04-21 Samplify Systems, Inc. Enhanced control for compression and decompression of sampled signals
US8346021B2 (en) * 2009-05-05 2013-01-01 Analog Devices, Inc. Content adaptive scaler based on a farrow structure
US8244142B2 (en) * 2009-10-28 2012-08-14 Opnext Subsystems, Inc. Optical receiver having fractional sampling
US20110236025A1 (en) * 2010-03-25 2011-09-29 Opnext Subsystems, Inc. Sub-rate sampling in coherent optical receivers
US20110298972A1 (en) 2010-06-04 2011-12-08 Stmicroelectronics Asia Pacific Pte. Ltd. System and process for image rescaling using adaptive interpolation kernel with sharpness and de-ringing control
JP6362363B2 (ja) * 2014-03-10 2018-07-25 キヤノン株式会社 画像推定方法、プログラム、記録媒体および画像推定装置
US9660625B1 (en) 2016-05-03 2017-05-23 International Business Machines Corporation Continuously tunable delay line
US9947362B1 (en) * 2016-06-25 2018-04-17 Seagate Technology Llc Asynchronous interference cancellation
DE102022210929A1 (de) 2022-10-17 2024-04-18 Aktiebolaget Skf Vorrichtung und Verfahren zum Verarbeiten eines digitalen Signals

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50134348A (ja) * 1974-04-10 1975-10-24
JPS5760741A (en) * 1980-09-26 1982-04-12 Nec Corp Echo erasing device
EP0151829A1 (en) * 1984-01-10 1985-08-21 Koninklijke Philips Electronics N.V. Interpolating filter arrangement with irrational ratio between the input and the output sampling frequencies
JPS621312A (ja) * 1985-06-27 1987-01-07 Toshiba Corp デイジタルフイルタ
JPS6261440A (ja) * 1985-09-11 1987-03-18 Nec Corp クロツク制御回路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3092808A (en) * 1959-05-18 1963-06-04 Acf Ind Inc Continuously variable digital delay line
US3480767A (en) * 1967-06-12 1969-11-25 Applied Dynamics Inc Digitally settable electronic function generator using two-sided interpolation functions
US3786195A (en) * 1971-08-13 1974-01-15 Dc Dt Liquidating Partnership Variable delay line signal processor for sound reproduction
US4020332A (en) * 1975-09-24 1977-04-26 Bell Telephone Laboratories, Incorporated Interpolation-decimation circuit for increasing or decreasing digital sampling frequency
US4064379A (en) * 1976-06-11 1977-12-20 Communications Satellite Corporation Logarithmic echo canceller
US4275457A (en) * 1977-05-18 1981-06-23 Martin Marietta Corporation Apparatus and method for receiving digital data at a first rate and outputting the data at a different rate
US4281318A (en) * 1980-05-30 1981-07-28 Bell Telephone Laboratories, Incorporated Digital-to-digital code converter
US4356559A (en) * 1980-08-01 1982-10-26 Bell Telephone Laboratories, Incorporated Logic arrangement for recursive digital filter
DE3171426D1 (en) * 1980-11-26 1985-08-22 Studer Willi Ag Method and circuit for converting the sampling frequency of a series of samples avoiding conversion into a continuous signal
US4460890A (en) * 1982-01-21 1984-07-17 Sony Corporation Direct digital to digital sampling rate conversion, method and apparatus
US4780892A (en) * 1984-10-05 1988-10-25 Willi Studer Ag Scanning frequency synchronization method and apparatus

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50134348A (ja) * 1974-04-10 1975-10-24
JPS5760741A (en) * 1980-09-26 1982-04-12 Nec Corp Echo erasing device
EP0151829A1 (en) * 1984-01-10 1985-08-21 Koninklijke Philips Electronics N.V. Interpolating filter arrangement with irrational ratio between the input and the output sampling frequencies
JPS60217714A (ja) * 1984-01-10 1985-10-31 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン 補間的時間−離散フイルタ装置
US4604720A (en) * 1984-01-10 1986-08-05 U.S. Philips Corporation Interpolating filter arrangement with non-rational ratio between the input and the output sampling frequencies
JPS621312A (ja) * 1985-06-27 1987-01-07 Toshiba Corp デイジタルフイルタ
JPS6261440A (ja) * 1985-09-11 1987-03-18 Nec Corp クロツク制御回路

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Publication number Publication date
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DE68927120T2 (de) 1997-01-30
JP2724188B2 (ja) 1998-03-09
EP0327268A3 (en) 1992-08-05
CA1298354C (en) 1992-03-31
US4866647A (en) 1989-09-12
DE68927120D1 (de) 1996-10-17
EP0327268A2 (en) 1989-08-09

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