JP4630056B2 - 畳み込み演算回路 - Google Patents

Description

本発明は、与えられるデジタル信号に対して畳み込み演算を行う畳み込み演算回路に関する。

従来、与えられるデジタル信号の帯域を制限して出力するフィルタ回路が知られている。当該フィルタ回路は、例えばデジタル信号に対して畳み込み演算を行うことにより、所望の帯域に制限した信号を生成する。

例えばＦＩＲフィルタ回路は、直列に設けられ、デジタル信号のそれぞれのデータを順次遅延させる複数の遅延手段と、複数の遅延手段に対応して設けられ、対応する遅延手段が出力するデータに所定のフィルタ係数を乗算する複数の乗算部と、複数の乗算部が出力するデータの総和を算出する加算部とを備える。

このような構成により、デジタル信号のそれぞれのデータに対して畳み込み演算を行い、帯域を制限した信号を生成している。関連する特許文献等は、現在認識していないため、その記載を省略する。

しかし、入力されるデジタル信号のそれぞれのデータのビット数が大きい場合、乗算部の回路規模が非常に大きくなってしまう。また、デジタル信号のデータ数をデシメーションフィルタによって間引きした場合、それぞれのデータの有効ビット数は、間引き率に応じて増大する。このため、デシメーションフィルタを通過したデジタル信号に畳み込み演算を行う場合、大規模の演算回路が必要となる。

また、デシメーションフィルタにおける間引き率が可変である場合、後段のＦＩＲフィルタ回路に入力されるデジタル信号の有効ビット数は変動する。このような場合、ＦＩＲフィルタにおける演算部は、デジタル信号の可変有効ビット数の最大値に対応できる規模を有する必要があり、回路規模の増大を招いている。

このため本発明は、上述した課題を解決することのできる畳み込み演算回路を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、与えられるデジタル信号に対して畳み込み演算を行う畳み込み演算回路であって、デジタル信号のそれぞれの振幅データを、複数のビット領域に分割した複数の分割データを生成するデータ分割部と、それぞれの振幅データに対して、分割データ毎に時分割で所定の畳み込み演算を行い出力する演算部と、演算部が出力する分割データを、振幅データ毎に結合する結合部とを備える畳み込み演算回路を提供する。

畳み込み演算回路は、デジタル信号の振幅データ数を低減してデータ分割部に与えるデシメーションフィルタを更に備え、データ分割部は、デシメーションフィルタの間引き率に基づいて、振幅データの分割数を制御してよい。データ分割部は、間引き率に基づいて、デシメーションフィルタが出力するデジタル信号の有効ビット数を算出し、有効ビット数が増大した場合に、分割数を増大させてよい。

畳み込み演算回路は、デジタル信号の振幅データ数を低減してデータ分割部に与えるデシメーションフィルタを更に備え、データ分割部は、それぞれの振幅データを、予め定められたビット数毎に分割した複数の分割データを生成してよい。

演算部は、直列に接続され、振幅データを所定の時間ずつ格納して順次次段に伝送し、格納した振幅データのそれぞれの分割データを、所定の時間内において時分割で出力する複数のメモリ部と、複数のメモリ部に対応して設けられ、対応するメモリ部が順次出力するそれぞれの分割データに、予め定められた演算係数を乗算して出力する複数の乗算部と、複数の乗算部が同期して出力する分割データを加算し、結合部に出力する加算部とを有してよい。

それぞれのメモリ部は、振幅データを、分割データ毎にそれぞれ予め定められたアドレスに格納し、畳み込み演算回路は、それぞれのメモリ部が対応する乗算部に出力するべきデータのアドレスとして、それぞれの分割データが格納されたアドレスを順次時分割で指定する制御部を更に有してよい。

制御部は、デシメーションフィルタにおける間引き率に基づいて、メモリ部に対して指定する前記アドレスを制御してよい。データ分割部は、振幅データのそれぞれの分割データを順次出力し、それぞれのメモリ部は、データ分割部が順次出力する分割データを順次格納して伝送する、直列に設けられた振幅データの分割数と同数のレジスタを有し、それぞれの乗算部は、対応するメモリ部のレジスタのうち、最後段のレジスタが出力するデータを受け取り、演算係数を乗算してよい。それぞれの乗算部は、分割データのそれぞれに対して、演算係数を複数のビット領域に分割した複数の分割演算係数を時分割で乗算してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る畳み込み演算回路１００の構成の一例を示す図である。畳み込み演算回路１００は、与えられるデジタル信号に対して畳み込み演算を行う回路であって、データ分割部１０、演算部１２、結合部２０、及び制御部２８を備える。制御部２８は、データ分割部１０、演算部１２、及び結合部２０の動作を制御する。畳み込み演算回路１００は、例えばデジタル信号の帯域を制限するフィルタ回路として用いることができる。

データ分割部１０は、デジタル信号を受け取り、当該デジタル信号のそれぞれの振幅データを、複数のビット領域に分割した複数の分割データを生成する。例えば、データ分割部１０は、デジタル信号のそれぞれの振幅データを、上位ビットデータ及び下位ビットデータに分割する。このとき、データ分割部１０は、それぞれの分割データのビット数が略同一となるように、振幅データを分割する。また、それぞれの振幅データは、当該振幅の符号を示す符号ビットを含むものであってよい。

例えば、符号ビットを含む振幅データのビット数Ｂ[bit]であり、分割数が２である場合、データ分割部１０は、ビット数Ｂが偶数であれば、振幅データの上位Ｂ／２ビットを上位ビットデータとし、下位Ｂ／２ビットを下位ビットデータとする。また、ビット数Ｂが奇数である場合、振幅データの上位Ｂ／２ビット又は（Ｂ＋１）／２ビットを上位ビットデータとし、残りのビットを下位ビットデータとする。

演算部１２は、例えばＦＩＲフィルタの構成を有しており、それぞれの振幅データに対して、分割データ毎に時分割で所定の畳み込み演算を行い出力する。本例において、演算部１２は、複数のメモリ部（１４−０、１４−１、１４−２、以下１４と総称する）、複数の乗算部（１６−０、１６−１、１６−２、以下１６と総称する）、及び加算部１８を有する。

複数のメモリ部１４は、直列に接続され、デジタル信号の振幅データを所定の時間ずつ格納して順次次段に伝送する。つまり、デジタル信号の振幅データを当該所定の時間ずつ遅延して、順次次段に伝送する。そして、格納した振幅データのそれぞれの分割データを、当該所定の時間内において時分割で乗算部１６に出力する。例えば、それぞれのメモリ部１４は、伝送された振幅データを、分割データ毎にそれぞれ予め定められたアドレス領域に格納し、それぞれのアドレス領域に格納した分割データを、対応する乗算部１６に順次出力する。

この場合、制御部２８は、データ分割部１０にデータを分割させ、それぞれの分割データが格納されたアドレスを順次時分割で指定し、それぞれの分割データを順次乗算部１６に出力させる。また、制御部２８は、それぞれメモリ部１４において、それぞれ対応する分割データを同期して出力させる。例えば、振幅データを２分割する場合、制御部２８は、それぞれのメモリ部１４に格納された、それぞれの振幅データの上位ビットデータを同期して出力させ、また下位ビットデータを同期して出力させる。

それぞれの乗算部１６は、複数のメモリ部１４に対応して設けられ、対応するメモリ部１４が順次出力するそれぞれの分割データに、予め定められた演算係数を乗算して出力する。そして、加算部１８は、複数の乗算部１６が同期して出力する分割データをそれぞれ加算し、結合部２０に出力する。このような動作により、それぞれの振幅データのビット領域を分割して、所定の時間内で、それぞれの分割データ毎に、所定の演算係数を乗算して出力することができる。

また、データ分割部１０が、振幅データのそれぞれの分割データを時分割で出力する場合、演算部１２は、初段の乗算部１６−０に対応するメモリ部１４−０を有さなくともよい。メモリ部１４−０は、データ分割部１０が、それぞれの分割データを同時に出力する場合に、乗算部１６−０に分割データを時分割で供給するために設けたものである。

結合部２０は、演算部１２が出力する分割データを、振幅データ毎に結合する。例えば、演算部１２において振幅データを２分割して演算した場合、結合部２０は、同一の振幅データに対応する上位ビットデータ及び下位ビットデータを結合する。本例において結合部２０は、シフト部２２及び結合回路２４を有する。シフト部２２は、演算部１２が順次出力する分割データを受け取り、それぞれの分割データが振幅データのいずれのビット領域に対応するかに基づいて、それぞれの分割データのビットをシフトして出力する。例えば、振幅データを２分割した場合の上位ビットデータに対しては、下位ビットデータのビット数だけシフトして結合回路２４に出力し、下位ビットデータに対しては、ビットをシフトせずに結合回路２４に出力する。シフト部２２におけるシフト量は、制御部２８が制御してよい。結合回路２４は、受け取った分割データを加算することにより結合する。これにより、それぞれの振幅データに対して所定の畳み込み演算を行ったデータを生成することができる。

本例における畳み込み演算回路１００によれば、与えられるデジタル信号のそれぞれの振幅データを分割し、それぞれの分割データに対して時分割で畳み込み演算を行うため、振幅データのビット数が大きい場合であっても、小さい回路規模の乗算部１６で演算を行うことができる。また、データ分割部１０は、デジタル信号のそれぞれの振幅データを、所定のビット数毎に分割することが好ましい。つまり、予め定められたビット数の分割データを生成することが好ましい。このとき、分割データのビット数は、演算部１２が処理できるビット数によって定められる。例えば、乗算部１６がｎビットの入力データを処理できる場合には、データ分割部１０は、ｎビット以下の分割データを生成する。これにより、演算部１６の性能に関わらず、任意のビット長のデジタル信号に対して畳み込み演算を行うことができる。

また、演算部１２は、メモリ部１４−０を有さなくともよい。この場合、データ分割部１０は、それぞれの分割データを順番に出力する。そして、メモリ部１４−１及びメモリ部１４−２は、それぞれの分割データを、当該分割データが振幅データのいずれのビット領域に対応するかにより予め定められたアドレス領域に格納する。

図２は、畳み込み演算回路１００の動作の一例を示すタイミングチャートである。本例においては、デジタル信号のそれぞれの振幅データを２分割して畳み込み演算を行う場合について説明する。メモリ部１４−０は、データ分割部１０が分割データに分割したそれぞれの振幅データＤ（０）、Ｄ（１）、・・・を、所定の周期Ｔ_０、Ｔ_１、・・・で受け取り、それぞれ当該周期の間保持し、順次後段のメモリ部１４に伝送する。

メモリ部１４−０は、それぞれの周期において、格納している振幅データの分割データを、当該周期を２分割した時間ずつ、乗算部１６−０に出力する。例えば、周期Ｔ_０においては、格納している振幅データＤ（０）の上位ビットデータＤ_Ｈ（０）及び下位ビットデータＤ_Ｌ（０）を出力する。ここで、分割データＤ_Ｈ（ｋ）は、振幅データＤ（ｋ）の上位ビットデータを示し、分割データＤ_Ｌ（ｋ）は、振幅データＤ（ｋ）の下位ビットデータを示す。また、乗算部１６−０は、メモリ部１４−０が時分割で出力する分割データのそれぞれに対して、予め定められた演算係数ｈ_０を乗算し、出力する。

同様に、メモリ部１４−１は、メモリ部１４−０において遅延された振幅データを格納し、格納した振幅データの分割データを、それぞれの周期を２分割した時間ずつ、乗算部１６−１に出力する。そして、乗算部１６−１は、メモリ部１４−１が出力する分割データのそれぞれに対して、予め定められた演算係数ｈ_１を乗算し、出力する。

同様に、メモリ部１４−２は、メモリ部１４−１において遅延された振幅データを格納し、格納した振幅データの分割データを、それぞれの周期を２分割した時間ずつ、乗算部１６−２に出力する。そして、乗算部１６−２は、メモリ部１４−２が出力する分割データのそれぞれに対して、予め定められた演算係数ｈ_１を乗算し、出力する。

前述したように、それぞれのメモリ部１４は、それぞれの周期において、それぞれの振幅データの上位ビットデータＤ_Ｈ（ｋ）を同期して出力し、また下位ビットデータＤ_Ｌ（ｋ）を同期して出力する。つまり、それぞれの乗算部１６においても、上位又は下位ビットデータの毎に、演算結果が同期して出力される。

加算部１８は、それぞれの乗算部１６が同期して出力する上位ビットデータの総和を結合部２０に出力し、それぞれの乗算部１６が同期して出力する下位ビットデータの総和を結合部２０に出力する。そして、結合部２０は、加算部１８から受け取った上位ビットデータ及び下位ビットデータを上述したように結合する。

図３は、演算部１２の構成の他の例を示す図である。本例における演算部１２は、図１において説明した演算部１２の構成に対し、メモリ部１４−０を有さない。また、メモリ部１４−１及びメモリ部１４−２は、それぞれ直列に接続されたレジスタ３４を有する。図３において図１と同一の符号を付した構成要素は、図１において説明した構成要素と略同一の機能及び構成を有する。レジスタ３４は、データ分割部１０における振幅データの分割数と同数設けられる。また、直列に設けられたレジスタ３４は、デジタル信号の周期を振幅データの分割数で除算した時間と略等しい時間ずつ、分割データを遅延して順次伝送する。

この場合、データ分割部１０は、振幅データのそれぞれの分割データを時分割で演算部１２に出力する。例えば、データ分割部１０は、それぞれの振幅データにおけるそれぞれの分割データを、所定の時間ずつ順次演算部１２に供給し、演算部１２は、与えられる分割データに対して順次所定の畳み込み演算を行ってよい。このとき、データ分割部１０は、与えられるデジタル信号の周期を、振幅データの分割数で分割した時間ずつ、それぞれの分割データを出力してよい。例えば振幅データを２分割した上位ビットデータ及び下位ビットデータを生成する場合、デジタル信号の周期を２分割した時間ずつ、上位ビットデータ及び下位ビットデータを出力してよい。時分割で出力されたそれぞれの分割データは、それぞれのメモリ部１４におけるレジスタ３４に順次格納される。このような構成により、それぞれのメモリ部１４における最後段のレジスタ３４が出力する分割データは、それぞれの振幅データにおいて同一のビット領域に対応するデータとなる。

それぞれの乗算部１６は、対応するメモリ部１４のレジスタ３４のうち、最後段のレジスタ３４が出力する分割データを受け取り、予め定められた演算係数を乗算する。このような構成によっても、図１において説明した畳み込み演算回路１００と同様に、与えられるデジタル信号のそれぞれの振幅データを分割し、それぞれの分割データに対して時分割で畳み込み演算を行うことができ、演算部１２の回路規模を低減することができる。

また、図１及び図３における乗算部１６は、時分割で与えられる分割データに対して所定の演算係数を乗算したが、他の例においては、それぞれの乗算部１６は、分割データのそれぞれに対して、演算係数を複数のビット領域に分割した複数の分割演算係数を時分割で乗算してよい。例えば、図２に示した周期Ｔ_０における乗算部１６−０のように、振幅データＤ（０）に対して演算係数ｈ_０を乗算するときに、演算係数ｈ_０を２分割して演算を行う場合、乗算部１６−０は、周期Ｔ_０を４分割し、分割したそれぞれの期間において、分割データ及び分割演算係数のそれぞれの組み合わせについて、分割データと分割演算係数の乗算を行う。つまり、乗算部１６−０は、分割したそれぞれの期間において、Ｄ_Ｈ（０）×ｈ_Ｈ０、Ｄ_Ｈ（０）×ｈ_Ｌ０、Ｄ_Ｌ（０）×ｈ_Ｈ０、Ｄ_Ｌ（０）×ｈ_Ｌ０の演算を行う。但し、ｈ_Ｈ０は、演算係数ｈ_０の上位ビットデータを示し、ｈ_Ｌ０は、演算係数ｈ_０の下位ビットデータを示す。このような制御により、乗算部１６の回路規模を更に低減することができる。

図４は、畳み込み演算回路１００の構成の他の例を示す図である。本例における畳み込み演算回路１００は、図１において説明した畳み込み演算回路１００の構成に加え、数値制御発振器（ＮＣＯ）３０、及びデシメーションフィルタ３２を更に備える。本例における畳み込み演算回路１００は、デジタルダウンコンバータとして用いることができる。図４において図１と同一の符号を付した構成要素は、図１において説明した構成要素と略同一の機能及び構成を有する。

数値制御発振器３０は、所定の周期のデジタル信号を生成して出力する。例えば数値制御発振器３０は、外部のアナログデジタルコンバータから与えられるサンプリングデータを復調したデジタル信号を生成する。

デシメーションフィルタ３２は、デジタル信号の振幅データ数を低減してデータ分割部１０に供給する。つまり、デシメーションフィルタ３２は、デジタル信号の振幅データ数を間引いて、低周波数のデジタル信号を生成する。一般に、デシメーションフィルタ３２が出力する信号の有効ビット数は、デシメーションフィルタ３２に入力される信号の有効ビット数に対して増加する。また、有効ビット数の増加数は、デシメーションフィルタ３２における振幅データの間引き率に応じて変動する。例えば、デシメーションフィルタ３２において、間引き率が増大した場合、出力する信号の有効ビット数は増大し、間引き率が減少した場合、出力する信号の有効ビット数は減少する。制御部２８は、デシメーションフィルタ３２における間引き率を、予め設定された間引き率に制御する。

このような構成においては、データ分割部１０は、デシメーションフィルタ３２における間引き率に基づいて、振幅データの分割数を制御することが好ましい。つまり、デシメーションフィルタ３２が出力するデジタル信号の有効ビット数の変動に応じて、振幅データの分割数を制御し、それぞれの分割データのビット数が予め設定された値となるように制御することが好ましい。これにより、演算部１２が処理できるビット数に応じた分割データを生成することができる。例えば、データ分割部１０は、デシメーションフィルタが出力するデジタル信号の有効ビット数を、数値制御発振器３０が出力する信号のビット数及びデシメーションフィルタ３２における間引き率に基づいて算出し、当該有効ビット数が増大した場合に、振幅データの分割数を増大させる。また、これらの制御は、制御部２８が行ってもよい。

また、データ分割部１０は、前述したように、それぞれの振幅データを、予め定められたビット数毎に分割してもよい。このような制御によっても、デシメーションフィルタ３２の間引き率に関わらず、所定のビット数の分割データを生成することができる。

また、本例における演算部１２は、図１において説明した演算部１２と同一の構成を有することが好ましい。図３に示した演算部１２の場合、分割数を変化させた場合、レジスタ３４の個数を変動させる必要があり、制御が困難となる。しかし、図１に示した演算部１２では、それぞれのメモリ部１４に対して指定するアドレスを制御することにより、分割数が変動した場合であっても、容易に時分割で畳み込み演算を行うことができる。

例えば、分割数が増大した場合であっても、制御部２８が、当該分割数に応じて、メモリ部１４において分割データを格納するべきアドレス領域を指定し、これらのアドレス領域を時分割で順次指定して分割データを出力させることにより、容易に時分割で畳み込み演算を行うことができる。

また、図１から図４においては、演算部１２の構成としてＦＩＲフィルタの構成を例として説明したが、演算部１２の構成はこれに限られない。また、演算部１２は、図１に示したＦＩＲフィルタとは異なる構成のＦＩＲフィルタであってもよい。

図５は、演算部１２の構成の更なる他の例を示す図である。図５において図１と同一の符号を付した構成要素は、図１において説明した構成要素と略同一の機能及び構成を有する。本例における演算部１２は、図１に示した演算部１２の構成に対し、メモリ部１４の位置を変更した転置構成を有する。つまり、それぞれの乗算部１６は、それぞれの振幅データの分割データを時分割で受け取り、予め与えられた演算係数を乗算して出力する。メモリ部１４は、乗算部１６に対応して設けられ、対応する乗算部１６において演算係数が乗算された分割データを所定のアドレス領域に格納し、所定の時間だけ遅延させて次段に順次伝送する。

また、加算部１８は、メモリ部１４が出力する分割データと、当該分割データに対応して乗算部１６が出力する分割データを順次加算する。このような構成でも、図３において説明したように、乗算部１６の回路規模を低減することができる。

図６は、演算部１２の構成の更なる他の例を示す図である。本例における演算部１２は、図１において説明した演算部１２の構成に加え、メモリ部１４−３、１４−４、及び加算部２６を更に有する。

メモリ部１４−１〜メモリ部１４−４は、図１において説明したメモリ部１４と同様に、直列に接続され、所定の時間ずつ振幅データを遅延させて伝送する。加算部２６は、メモリ部１４−１に順次入力される分割データと、メモリ部１４−４が順次出力する分割データとを加算して乗算部１６−０に供給する。また加算部２６は、メモリ部１４−２に順次入力される分割データと、メモリ部１４−３が順次出力する分割データとを加算して乗算部１６−１に供給する。

このような構成により、例えばデジタル信号の４周期分の振幅データを用いて畳み込み演算を行う場合に、当該振幅データの波形に対して左右対称な演算係数を乗算する。本例においては、同一の演算係数を乗算するべきデータを加算して乗算部１６に入力するため、乗算部１６の個数を低減し、演算部１２の回路規模を低減することができる。また、演算部１２は、図６の構成において、図５に示した演算部１２と同様に、メモリ部１４の配置を変更した転置構成を有していてもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、小さい回路規模で畳み込み演算を行うことのできる畳み込み演算回路を提供することができる。

本発明の実施形態に係る畳み込み演算回路１００の構成の一例を示す図である。 畳み込み演算回路１００の動作の一例を示すタイミングチャートである。 演算部１２の構成の他の例を示す図である。 畳み込み演算回路１００の構成の他の例を示す図である。 演算部１２の構成の更なる他の例を示す図である。 演算部１２の構成の更なる他の例を示す図である。

符号の説明

１０・・・データ分割部、１２・・・演算部、１４・・・メモリ部、１６・・・乗算部、１８・・・加算部、２０・・・結合部、２２・・・シフト部、２４・・・結合回路、２６・・・加算部、２８・・・制御部、３０・・・数値制御発振器、３２・・・デシメーションフィルタ、３４・・・レジスタ、１００・・・畳み込み演算回路

Claims (7)

1. 与えられるデジタル信号に対して畳み込み演算を行う畳み込み演算回路であって、
   前記デジタル信号のそれぞれの振幅データを、複数のビット領域に分割した複数の分割データを生成するデータ分割部と、
   それぞれの前記振幅データに対して、分割データ毎に時分割で所定の畳み込み演算を行い出力する演算部と、
   前記演算部が出力する分割データを、前記振幅データ毎に結合する結合部と、
   前記デジタル信号の前記振幅データの数を低減して前記データ分割部に与えるデシメーションフィルタと
   を備え、
   前記データ分割部は、前記デシメーションフィルタの間引き率に基づいて、前記振幅データの分割数を制御する
   ことを特徴とする畳み込み演算回路。
2. 前記データ分割部は、前記間引き率に基づいて、前記デシメーションフィルタが出力する前記デジタル信号の有効ビット数を算出し、前記有効ビット数が増大した場合に、前記分割数を増大させる
   請求項１に記載の畳み込み演算回路。
3. 前記演算部は、
   直列に接続され、前記振幅データを所定の時間ずつ格納して順次次段に伝送し、格納した前記振幅データのそれぞれの分割データを、前記所定の時間内において時分割で出力する複数のメモリ部と、
   前記複数のメモリ部に対応して設けられ、対応するメモリ部が順次出力するそれぞれの分割データに、予め定められた演算係数を乗算して出力する複数の乗算部と、
   前記複数の乗算部が同期して出力する前記分割データを加算し、前記結合部に出力する加算部と
   を有する請求項１または２に記載の畳み込み演算回路。
4. それぞれの前記メモリ部は、前記振幅データを、前記分割データ毎にそれぞれ予め定められたアドレスに格納し、
   前記畳み込み演算回路は、それぞれの前記メモリ部が対応する乗算部に出力するべきデータのアドレスとして、それぞれの前記分割データが格納されたアドレスを順次時分割で指定する制御部を更に有する
   請求項３に記載の畳み込み演算回路。
5. 前記制御部は、前記デシメーションフィルタにおける間引き率に基づいて、前記メモリ部に対して指定する前記アドレスを制御する
   請求項４に記載の畳み込み演算回路。
6. 前記データ分割部は、前記振幅データのそれぞれの前記分割データを順次出力し、
   それぞれの前記メモリ部は、前記データ分割部が順次出力する前記分割データを順次格納して伝送する、直列に設けられた前記振幅データの分割数と同数のレジスタを有し、
   それぞれの乗算部は、対応する前記メモリ部のレジスタのうち、最後段の前記レジスタが出力するデータを受け取り、前記演算係数を乗算する
   請求項３に記載の畳み込み演算回路。
7. それぞれの乗算部は、前記分割データのそれぞれに対して、前記演算係数を複数のビット領域に分割した複数の分割演算係数を時分割で乗算する
   請求項３に記載の畳み込み演算回路。

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