JPH08162913A - 直接論理合成信号発生器 - Google Patents
直接論理合成信号発生器Info
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- JPH08162913A JPH08162913A JP33103494A JP33103494A JPH08162913A JP H08162913 A JPH08162913 A JP H08162913A JP 33103494 A JP33103494 A JP 33103494A JP 33103494 A JP33103494 A JP 33103494A JP H08162913 A JPH08162913 A JP H08162913A
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- JP
- Japan
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- phase
- data
- accumulators
- output
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 多ビットの位相アキュムレータを周波数切り
替えにより位相変化量データが切り替わるとき、位相デ
ータの連続性を保持し高速化すること。 【構成】 周波数切り替え時に位相アキュムレータ１４
Ａ、１４Ｂをリセットして一方の位相アキュムレータ１
４Ａに切り替え後の新データΔＰＨＡ２を初期設定し他
方の位相アキュムレータ１４Ｂのデータは０を初期設定
として、この後データ２ΔＰＨＡ２を累加算して交互に
出力し、波形生成する。
替えにより位相変化量データが切り替わるとき、位相デ
ータの連続性を保持し高速化すること。 【構成】 周波数切り替え時に位相アキュムレータ１４
Ａ、１４Ｂをリセットして一方の位相アキュムレータ１
４Ａに切り替え後の新データΔＰＨＡ２を初期設定し他
方の位相アキュムレータ１４Ｂのデータは０を初期設定
として、この後データ２ΔＰＨＡ２を累加算して交互に
出力し、波形生成する。
Description
【０００１】
【産業上の利用分野】本発明は、任意の波形を持つ信号
について、周波数を任意に切り替えて発生させることが
可能なＤＤＳ（ダイレクト・デジタル・シンセサイザ）
等の直接論理合成信号発生器に係り、特に周波数切り替
え時のデータの連続性を図ると共に高速化と低消費電力
化を図った直接論理合成信号発生器に関するものであ
る。
について、周波数を任意に切り替えて発生させることが
可能なＤＤＳ（ダイレクト・デジタル・シンセサイザ）
等の直接論理合成信号発生器に係り、特に周波数切り替
え時のデータの連続性を図ると共に高速化と低消費電力
化を図った直接論理合成信号発生器に関するものであ
る。
【０００２】
【従来の技術】ＤＤＣは任意の周波数をもつ正弦波等の
任意の波形を論理的に合成して発振する装置である。図
１０にその基本的な構成を示す。位相アキュムレータ１
は、基本クロック信号ＣＫによって決まる単位時間Ｔｓ
（つまりクロック信号ＣＫの１周期）当たりに進む位相
変化量データΔＰＨＡＳＥ（Ｎビット）を与えることに
よって、任意時間の出力信号の位相を、Ｌビットの位相
データとして出力するものである。
任意の波形を論理的に合成して発振する装置である。図
１０にその基本的な構成を示す。位相アキュムレータ１
は、基本クロック信号ＣＫによって決まる単位時間Ｔｓ
（つまりクロック信号ＣＫの１周期）当たりに進む位相
変化量データΔＰＨＡＳＥ（Ｎビット）を与えることに
よって、任意時間の出力信号の位相を、Ｌビットの位相
データとして出力するものである。
【０００３】その位相データは、図１１に示すように時
間と共に鋸歯形状に変化する波形信号ＰＨＡであり、そ
の繰り返し周期Ｔsig が出力する位相データの周期とな
り、最大値がＬビットで決まる値となる。波形生成回路
２は位相アキュムレータ１から出力された鋸歯波状に変
化する位相データＰＨＡをＭビットの任意の波形に変換
する装置である。
間と共に鋸歯形状に変化する波形信号ＰＨＡであり、そ
の繰り返し周期Ｔsig が出力する位相データの周期とな
り、最大値がＬビットで決まる値となる。波形生成回路
２は位相アキュムレータ１から出力された鋸歯波状に変
化する位相データＰＨＡをＭビットの任意の波形に変換
する装置である。
【０００４】位相アキュムレータ１は、一般に図１２に
示されるように、加算器３とラッチ回路４とによって構
成される累加算器である。時刻ｔにおいて位相アキュム
レータ１から出力する位相データをＰＨＡ（ｔ）とする
と、この時刻ｔにおける加算器３から出力する位相デー
タＡ（ｔ）は、 Ａ（ｔ）＝ＰＨＡ（ｔ）＋ΔＰＨＡＳＥ となる。
示されるように、加算器３とラッチ回路４とによって構
成される累加算器である。時刻ｔにおいて位相アキュム
レータ１から出力する位相データをＰＨＡ（ｔ）とする
と、この時刻ｔにおける加算器３から出力する位相デー
タＡ（ｔ）は、 Ａ（ｔ）＝ＰＨＡ（ｔ）＋ΔＰＨＡＳＥ となる。
【０００５】よって、時刻ｔからクロック信号ＣＫの１
周期の経過後の時刻を「ｔ＋Ｔｓ」とすると、ラッチ回
路４から出力する位相データＰＨＡ（ｔ＋Ｔｓ）は、 ＰＨＡ（ｔ＋Ｔｓ）＝Ａ（ｔ） となる。すなわち、時刻「ｔ＋Ｔｓ」に位相アキュムレ
ータ１から出力する位相データは、 ＰＨＡ（ｔ＋Ｔｓ）＝ＰＨＡ（ｔ）＋ΔＰＨＡＳＥ となる。
周期の経過後の時刻を「ｔ＋Ｔｓ」とすると、ラッチ回
路４から出力する位相データＰＨＡ（ｔ＋Ｔｓ）は、 ＰＨＡ（ｔ＋Ｔｓ）＝Ａ（ｔ） となる。すなわち、時刻「ｔ＋Ｔｓ」に位相アキュムレ
ータ１から出力する位相データは、 ＰＨＡ（ｔ＋Ｔｓ）＝ＰＨＡ（ｔ）＋ΔＰＨＡＳＥ となる。
【０００６】このように、位相データＰＨＡ（ｔ）は単
位時間Ｔｓあたり一定量で位相が増加するデータとな
る。位相データＰＨＡ（ｔ）のデータ長をＬとすると、
このＰＨＡ（ｔ）の大きさがデータ長Ｌを越えた時点で
そのデータはオーバーフローを起こして０に戻るので、
図１１に示したように、位相データＰＨＡ（ｔ）は最大
値をＬビットとして、一定の周期Ｔsig を持つ鋸歯波形
状のデータとなるのである。
位時間Ｔｓあたり一定量で位相が増加するデータとな
る。位相データＰＨＡ（ｔ）のデータ長をＬとすると、
このＰＨＡ（ｔ）の大きさがデータ長Ｌを越えた時点で
そのデータはオーバーフローを起こして０に戻るので、
図１１に示したように、位相データＰＨＡ（ｔ）は最大
値をＬビットとして、一定の周期Ｔsig を持つ鋸歯波形
状のデータとなるのである。
【０００７】ところで、位相アキュムレータ１の構成要
素である加算器３は、桁上げ動作を伴うため、ビット数
が多くなるとそれだけ桁上がりの伝搬遅延が増え、スル
ープットが低下する。その結果、位相アキュムレータ１
の動作速度が加算器３のスループットにより制限されて
しまう。
素である加算器３は、桁上げ動作を伴うため、ビット数
が多くなるとそれだけ桁上がりの伝搬遅延が増え、スル
ープットが低下する。その結果、位相アキュムレータ１
の動作速度が加算器３のスループットにより制限されて
しまう。
【０００８】ＤＤＳには多ビット、高速な位相アキュム
レータが必要であり、従来このような要求に対しては、
図１３に示すようなパイプライン型の位相アキュムレー
タが用いられている。この図１３は１個の位相アキュム
レータ１を４ビット（加算器３、ラッチ回路４が４ビッ
ト）構成として、４段パイプラインで１６ビットの位相
アキュムレータを構成した例を示す図である。
レータが必要であり、従来このような要求に対しては、
図１３に示すようなパイプライン型の位相アキュムレー
タが用いられている。この図１３は１個の位相アキュム
レータ１を４ビット（加算器３、ラッチ回路４が４ビッ
ト）構成として、４段パイプラインで１６ビットの位相
アキュムレータを構成した例を示す図である。
【０００９】ここでは、まず、１回目のクロックで、下
位４ビット（Ｂ３〜ＬＳＢ）を４ビットの加算器３とラ
ッチ回路４とで構成される４ビットアキュムレータ１よ
って累加算する。２回目のクロックでＢ７〜Ｂ４の４ビ
ットを、前回のＢ３〜ＬＳＢの４ビットの累加算結果の
キャリーアウトを加えた上、累加算する。この時点でＢ
７〜ＬＳＢまでの８ビットの累加算結果が得られる。同
様に３回目のクロックでＢ１１〜Ｂ８までを、４回目の
クロックでＭＳＢ〜Ｂ１２までの累加算を行なうことで
１６ビットの累加算結果が得られる。
位４ビット（Ｂ３〜ＬＳＢ）を４ビットの加算器３とラ
ッチ回路４とで構成される４ビットアキュムレータ１よ
って累加算する。２回目のクロックでＢ７〜Ｂ４の４ビ
ットを、前回のＢ３〜ＬＳＢの４ビットの累加算結果の
キャリーアウトを加えた上、累加算する。この時点でＢ
７〜ＬＳＢまでの８ビットの累加算結果が得られる。同
様に３回目のクロックでＢ１１〜Ｂ８までを、４回目の
クロックでＭＳＢ〜Ｂ１２までの累加算を行なうことで
１６ビットの累加算結果が得られる。
【００１０】このように、パイプライン型の位相アキュ
ムレータでは、必要となる加算器のビット数を減らすこ
とができるため、加算器のビット数増大に起因する動作
速度制限が緩和されて、高速化が可能である。
ムレータでは、必要となる加算器のビット数を減らすこ
とができるため、加算器のビット数増大に起因する動作
速度制限が緩和されて、高速化が可能である。
【００１１】一方、ＣＭＯＳの論理回路の動作速度を高
速化する手段として良く用いられる方法として、インタ
ーリーブ方式がある。これは、例えば図１４に示すよう
にクロック信号の入力ごとに入力データｘを演算して出
力データｙ＝Ｆ（ｘ）として出力する機能をもつ演算回
路６を４つ並列に設け、これらを図１５に示すようにπ
／２づつ位相のずれた同一周波数の４つの動作クロック
信号ＣＫ１〜ＣＫ４によってそれぞれ動作させ、この４
つの演算回路６からの出力データをデータセレクタ７に
よって順次取り出すことによって、上記演算回路６の最
高動作速度の４倍の速度で出力を得ることで、見かけ上
の動作速度を４倍にするものである。
速化する手段として良く用いられる方法として、インタ
ーリーブ方式がある。これは、例えば図１４に示すよう
にクロック信号の入力ごとに入力データｘを演算して出
力データｙ＝Ｆ（ｘ）として出力する機能をもつ演算回
路６を４つ並列に設け、これらを図１５に示すようにπ
／２づつ位相のずれた同一周波数の４つの動作クロック
信号ＣＫ１〜ＣＫ４によってそれぞれ動作させ、この４
つの演算回路６からの出力データをデータセレクタ７に
よって順次取り出すことによって、上記演算回路６の最
高動作速度の４倍の速度で出力を得ることで、見かけ上
の動作速度を４倍にするものである。
【００１２】ＣＭＯＳの論理回路の場合、消費電力は速
度に比例して大きくなるが、このインターリーブ方式の
場合、演算回路６の数は上記の例では４倍になるが、動
作速度が１／４となるため、１つの演算回路６をインタ
ーリーブした見かけ上の速度と同じ速度で動作させた場
合と消費電力は変わらないという利点がある。
度に比例して大きくなるが、このインターリーブ方式の
場合、演算回路６の数は上記の例では４倍になるが、動
作速度が１／４となるため、１つの演算回路６をインタ
ーリーブした見かけ上の速度と同じ速度で動作させた場
合と消費電力は変わらないという利点がある。
【００１３】
【発明が解決しようとする課題】しかしながら、上記し
た図１３に示したパイプライン方式は、多ビットの位相
アキュムレータを高速な少ビットの位相アキュムレータ
に分割してパイプライン状に動作させるので全体の速度
を高速化できることはできるものの、段間にラッチ回路
５が必要なためラッチ回路が多数となるため、次のよう
な問題がある。すなわち、１６ビットのアキュムレータ
を図１２に示すような基本的な構成で作ると、ラッチ回
路の数は１６ビット分であるのに対し、図１３に示すパ
イプライン方式の例では４ビットのラッチ回路４、５が
合計で１９個、すなわち７６ビット分必要となるため、
消費電力が大きくなるという欠点がある。
た図１３に示したパイプライン方式は、多ビットの位相
アキュムレータを高速な少ビットの位相アキュムレータ
に分割してパイプライン状に動作させるので全体の速度
を高速化できることはできるものの、段間にラッチ回路
５が必要なためラッチ回路が多数となるため、次のよう
な問題がある。すなわち、１６ビットのアキュムレータ
を図１２に示すような基本的な構成で作ると、ラッチ回
路の数は１６ビット分であるのに対し、図１３に示すパ
イプライン方式の例では４ビットのラッチ回路４、５が
合計で１９個、すなわち７６ビット分必要となるため、
消費電力が大きくなるという欠点がある。
【００１４】一方、上記したインターリーブ方式を位相
アキュムレータに単純適用した場合には、単位時間Ｔｓ
当たりの位相変化量データΔＰＨＡＳＥに対し、位相ア
キュムレータをＮ個の並列としたとき、並列に動作する
Ｎ個の位相アキュムレータの位相変化量データは、Ｎ・
ΔＰＨＡＳＥとなり、単位時間はＮ・Ｔｓとなる。
アキュムレータに単純適用した場合には、単位時間Ｔｓ
当たりの位相変化量データΔＰＨＡＳＥに対し、位相ア
キュムレータをＮ個の並列としたとき、並列に動作する
Ｎ個の位相アキュムレータの位相変化量データは、Ｎ・
ΔＰＨＡＳＥとなり、単位時間はＮ・Ｔｓとなる。
【００１５】並列に動作する各アキュムレータの出力
は、これを順に取り出したときにΔＰＡＨＳＥの値づつ
変化する連続した位相データである必要があるが、各ア
キュムレータはそれぞれ独立に動作しているため、各ア
キュムレータの出力はそれぞれ初期状態によっで決まり
連続するとは限らない。
は、これを順に取り出したときにΔＰＡＨＳＥの値づつ
変化する連続した位相データである必要があるが、各ア
キュムレータはそれぞれ独立に動作しているため、各ア
キュムレータの出力はそれぞれ初期状態によっで決まり
連続するとは限らない。
【００１６】また、ある時点で各アキュムレータの出力
がぞれぞれ連続していたとしても、周波数を切り替える
ために位相変化量データΔＰＨＡＳＥの値を変更させる
と、各位相アキュムレータから出力する位相データの連
続性が失われてしまうという問題点がある。
がぞれぞれ連続していたとしても、周波数を切り替える
ために位相変化量データΔＰＨＡＳＥの値を変更させる
と、各位相アキュムレータから出力する位相データの連
続性が失われてしまうという問題点がある。
【００１７】図１６は位相アキュムレータを２並列とし
た場合に、位相変化量データΔＰＨＡＳＥの値をΔＰＨ
Ａ１からΔＰＨＡ２に切り替えたときのそれぞれの位相
アキュムレータの出力を示したものである。×印は一方
の位相アキムレータから出力する位相データ、○印は他
方の位相アキュムレータから出力する位相データであ
る。
た場合に、位相変化量データΔＰＨＡＳＥの値をΔＰＨ
Ａ１からΔＰＨＡ２に切り替えたときのそれぞれの位相
アキュムレータの出力を示したものである。×印は一方
の位相アキムレータから出力する位相データ、○印は他
方の位相アキュムレータから出力する位相データであ
る。
【００１８】ある時刻において、一方の位相アキュムレ
ータから出力する位相データを×＝ＰＨＡとすると、次
に他方の位相アキュムレータから出力する位相データが
○＝ＰＨＡ＋ΔＰＨＡＳＥ又はＰＨＡ−ΔＰＨＡＳＥで
あれば両者は連続しているといえる。いま、位相変化量
データΔＰＨＡＳＥの値がΔＰＨＡ１であるとき、２個
の位相アキュムレータから出力する位相データが連続し
ていれば、切り替え直前の両者の位相データを×＝ＰＨ
Ａ、○＝ＰＨＡ＋ΔＰＨＡ１とおける。
ータから出力する位相データを×＝ＰＨＡとすると、次
に他方の位相アキュムレータから出力する位相データが
○＝ＰＨＡ＋ΔＰＨＡＳＥ又はＰＨＡ−ΔＰＨＡＳＥで
あれば両者は連続しているといえる。いま、位相変化量
データΔＰＨＡＳＥの値がΔＰＨＡ１であるとき、２個
の位相アキュムレータから出力する位相データが連続し
ていれば、切り替え直前の両者の位相データを×＝ＰＨ
Ａ、○＝ＰＨＡ＋ΔＰＨＡ１とおける。
【００１９】この時点で位相変化量データΔＰＨＡＳＥ
の値がΔＰＨＡ１からΔＰＨＡ２に切り替わったとする
と、切り替え後の２個の位相アキュムレータから出力す
るそれぞれの位相データは、×＝ＰＨＡ＋２ΔＰＨＡ
２、○＝ＰＨＡ＋ΔＰＨＡ１＋２ΔＰＨＡ２となる。す
なわち、この両者の位相データ間の差はΔＰＨＡ２でな
い。このため、両者間の位相データに連続性が失われて
しまうことになる。したがって、位相アキュムレータに
おいてはインターリーブ方式による高速化手法を単純に
は用いることができないという問題点がある。
の値がΔＰＨＡ１からΔＰＨＡ２に切り替わったとする
と、切り替え後の２個の位相アキュムレータから出力す
るそれぞれの位相データは、×＝ＰＨＡ＋２ΔＰＨＡ
２、○＝ＰＨＡ＋ΔＰＨＡ１＋２ΔＰＨＡ２となる。す
なわち、この両者の位相データ間の差はΔＰＨＡ２でな
い。このため、両者間の位相データに連続性が失われて
しまうことになる。したがって、位相アキュムレータに
おいてはインターリーブ方式による高速化手法を単純に
は用いることができないという問題点がある。
【００２０】本発明は以上のような点に鑑みてなされた
ものであって、その目的は、多ビットの位相アキュムレ
ータを位相変化量データが切り替わるときに位相データ
の連続性を保持し、同時に高速化と低消費電力化を図っ
た直接論理合成信号発生器を提供することである。
ものであって、その目的は、多ビットの位相アキュムレ
ータを位相変化量データが切り替わるときに位相データ
の連続性を保持し、同時に高速化と低消費電力化を図っ
た直接論理合成信号発生器を提供することである。
【００２１】
【課題を解決するための手段】第１の発明は、位相が異
なり周期がＴｓのＮ個のクロック信号により所定の位相
変化量データを累加算することによってある時間の位相
データを出力するＮ個の位相アキュムレータと、該Ｎ個
の位相アキュムレータから出力するＮ個の位相データを
Ｔｓ／Ｎの時間間隔で所定の順で取り込みＴｓ／Ｎの周
期でサンプリングされた所定の周波数の波形データを得
る１個の波形生成回路と、上記位相変化量データの値を
切り替えるとき上記Ｎ個の位相アキュムレータをリセッ
トする手段と、該リセット手段によりリセットされたＮ
個の位相アキュムレータに初期値を与える手段とを具備
することを特徴とするよう構成した。
なり周期がＴｓのＮ個のクロック信号により所定の位相
変化量データを累加算することによってある時間の位相
データを出力するＮ個の位相アキュムレータと、該Ｎ個
の位相アキュムレータから出力するＮ個の位相データを
Ｔｓ／Ｎの時間間隔で所定の順で取り込みＴｓ／Ｎの周
期でサンプリングされた所定の周波数の波形データを得
る１個の波形生成回路と、上記位相変化量データの値を
切り替えるとき上記Ｎ個の位相アキュムレータをリセッ
トする手段と、該リセット手段によりリセットされたＮ
個の位相アキュムレータに初期値を与える手段とを具備
することを特徴とするよう構成した。
【００２２】第２の発明は、位相が異なり周期がＴｓの
Ｎ個のクロック信号により所定の位相変化量データを累
加算することによってある時間の位相データを出力する
Ｎ個の位相アキュムレータと、該Ｎ個の位相アキュムレ
ータから出力するＮ個の位相データをＴｓ／Ｎの時間間
隔で所定の順で取り込みＴｓ／Ｎの周期でサンプリング
された所定の周波数の波形データを得る１個の波形生成
回路と、上記位相変化量データの値を切り替えるとき上
記Ｎ個の位相アキュムレータに初期値を与える手段とを
具備し、上記切り替時に各位相アキュムレータに入力す
る位相変化量データの値をＮΔＰＨＡ１からＮΔＰＨＡ
２に切り替えるとき、その切り替え直後のＮ個の各位相
アキュムレータの各々の入力に、上記初期値を与える手
段によって、 を初期値として与え、上記波形生成回路に上記Ｔｓ／Ｎ
の時間間隔で上記データΔＰＨＡ２ごとに変化する位相
データを出力させるように構成した。
Ｎ個のクロック信号により所定の位相変化量データを累
加算することによってある時間の位相データを出力する
Ｎ個の位相アキュムレータと、該Ｎ個の位相アキュムレ
ータから出力するＮ個の位相データをＴｓ／Ｎの時間間
隔で所定の順で取り込みＴｓ／Ｎの周期でサンプリング
された所定の周波数の波形データを得る１個の波形生成
回路と、上記位相変化量データの値を切り替えるとき上
記Ｎ個の位相アキュムレータに初期値を与える手段とを
具備し、上記切り替時に各位相アキュムレータに入力す
る位相変化量データの値をＮΔＰＨＡ１からＮΔＰＨＡ
２に切り替えるとき、その切り替え直後のＮ個の各位相
アキュムレータの各々の入力に、上記初期値を与える手
段によって、 を初期値として与え、上記波形生成回路に上記Ｔｓ／Ｎ
の時間間隔で上記データΔＰＨＡ２ごとに変化する位相
データを出力させるように構成した。
【００２３】第３の発明は、第１又は第２の発明におい
て、上記１個の波形生成回路に代えて、上記Ｎ個の位相
アキュムレータの各出力を入力とするＮ個の波形生成回
路を備え、該Ｎ個の波形生成回路から出力される波形デ
ータを上記Ｔｓ／Ｎの時間間隔で所定の順に取り出すこ
とにより、上記Ｔｓ／Ｎの周期でサンプリングされた波
形データを得るように構成した。
て、上記１個の波形生成回路に代えて、上記Ｎ個の位相
アキュムレータの各出力を入力とするＮ個の波形生成回
路を備え、該Ｎ個の波形生成回路から出力される波形デ
ータを上記Ｔｓ／Ｎの時間間隔で所定の順に取り出すこ
とにより、上記Ｔｓ／Ｎの周期でサンプリングされた波
形データを得るように構成した。
【００２４】
【作用】第１の発明では、周波数切り替えにより位相変
化量データの値を変更しても、Ｎ個の位相アキュムレー
タの相互間で連続した位相データを得ることができ、同
時に位相データの累加算がＮ個の位相アキュムレータで
行なわれ、これをＴｓ／Ｎの周期で取り出すので、高速
化できる。
化量データの値を変更しても、Ｎ個の位相アキュムレー
タの相互間で連続した位相データを得ることができ、同
時に位相データの累加算がＮ個の位相アキュムレータで
行なわれ、これをＴｓ／Ｎの周期で取り出すので、高速
化できる。
【００２５】第２の発明では、周波数切り替えにより位
相変化量データの値を変更しても、その変更の前後にお
いて連続した位相データを得ることができる。また、同
時に位相データの累加算がＮ個の位相アキュムレータで
行なわれ、これをＴｓ／Ｎの周期で取り出すので、高速
化できる。
相変化量データの値を変更しても、その変更の前後にお
いて連続した位相データを得ることができる。また、同
時に位相データの累加算がＮ個の位相アキュムレータで
行なわれ、これをＴｓ／Ｎの周期で取り出すので、高速
化できる。
【００２６】第３の発明では、波形生成がＮ個の波形生
成回路で行なわれ、これをＴｓ／Ｎの周期で取り出すの
で、高速化できる。
成回路で行なわれ、これをＴｓ／Ｎの周期で取り出すの
で、高速化できる。
【００２７】
［第１の実施例］以下、本発明の実施例を説明する。図
１は本発明の第１の実施例のＤＤＳの構成を示す回路ブ
ロック図であって、位相アキュムレータを並列２個とし
たときの例である。１１Ａ、１１Ｂは入力する位相変化
量データΔＰＨＡＳＥの値を２倍（＝２ΔＰＨＡＳＥ）
化する位相２倍回路である。１２はデータセレクト信号
ＤＳＥＬ１によって選択動作する入力データセレクタで
あって、周波数切り替えによって位相変化量データΔＰ
ＨＡＳＥの値が切り替えられたときは一定時間だけ２Δ
ＰＨＡＳＥを選択し、それ以外のときは初期設定の待機
用にΔＰＨＡＳＥを選択する。
１は本発明の第１の実施例のＤＤＳの構成を示す回路ブ
ロック図であって、位相アキュムレータを並列２個とし
たときの例である。１１Ａ、１１Ｂは入力する位相変化
量データΔＰＨＡＳＥの値を２倍（＝２ΔＰＨＡＳＥ）
化する位相２倍回路である。１２はデータセレクト信号
ＤＳＥＬ１によって選択動作する入力データセレクタで
あって、周波数切り替えによって位相変化量データΔＰ
ＨＡＳＥの値が切り替えられたときは一定時間だけ２Δ
ＰＨＡＳＥを選択し、それ以外のときは初期設定の待機
用にΔＰＨＡＳＥを選択する。
【００２８】１３Ａ、１３Ｂは入力する位相データをデ
ータストローブ信号ＤＳＴＲＢ又はリセット信号ＲＳＴ
２によって保持して位相データＤ１、Ｄ２として出力す
るラッチ回路である。一方のラッチ回路１３Ａは位相量
変化データΔＰＨＡＳＥの値が切り替えられるとき初期
値用データ（ΔＰＨＡＳＥ）の保持と、新規データ（２
ΔＰＨＡＳＥ）の保持の切り替えを行なう。他方のラッ
チ回路１３Ｂは位相量変化データΔＰＨＡＳＥの値が切
り替えるとき新規データ（２ΔＰＨＡＳＥ）の保持を行
なう。
ータストローブ信号ＤＳＴＲＢ又はリセット信号ＲＳＴ
２によって保持して位相データＤ１、Ｄ２として出力す
るラッチ回路である。一方のラッチ回路１３Ａは位相量
変化データΔＰＨＡＳＥの値が切り替えられるとき初期
値用データ（ΔＰＨＡＳＥ）の保持と、新規データ（２
ΔＰＨＡＳＥ）の保持の切り替えを行なう。他方のラッ
チ回路１３Ｂは位相量変化データΔＰＨＡＳＥの値が切
り替えるとき新規データ（２ΔＰＨＡＳＥ）の保持を行
なう。
【００２９】１４Ａ、１４Ｂは位相アキュムレータであ
って、リセット信号ＲＳＴ１又はＲＳＴ２によってリセ
ットされ、入力する位相データＤ１、Ｄ２をクロック信
号ＣＬＫ１又はＣＬＫ２に同期して累加算してその結果
を位相データＱ１、Ｑ２として出力する。１５はその位
相データＱ１、Ｑ２をデータセレクタ信号ＤＳＥＬ２に
よって交互に選択して位相データＰＨＡとして出力する
出力データセレクタ、１６は入力する位相データＰＨＡ
に基づいてサンプリングされた波形データＳＩＧを発生
する波形生成回路である。
って、リセット信号ＲＳＴ１又はＲＳＴ２によってリセ
ットされ、入力する位相データＤ１、Ｄ２をクロック信
号ＣＬＫ１又はＣＬＫ２に同期して累加算してその結果
を位相データＱ１、Ｑ２として出力する。１５はその位
相データＱ１、Ｑ２をデータセレクタ信号ＤＳＥＬ２に
よって交互に選択して位相データＰＨＡとして出力する
出力データセレクタ、１６は入力する位相データＰＨＡ
に基づいてサンプリングされた波形データＳＩＧを発生
する波形生成回路である。
【００３０】１７はタイミング制御信号を発生する制御
回路であって、基本クロック信号ＣＬＫ（周期はＴｓ／
２）とトリガ信号ＴＲＧを入力して、クロック信号ＣＬ
Ｋの１／２の周波数のクロック信号ＣＬＫ１（周期Ｔ
ｓ）、そのクロック信号ＣＬＫ１と逆相のクロック信号
ＣＬＫ２、リセット信号ＲＳＴ１、ＲＳＴ２、位相変化
量データΔＰＨＡＳＥの値の切り替え時に切り替わるデ
ータセレクタ信号ＤＳＥＬ１、基本クロック信号ＣＬＫ
と同一周期で切り替わるＤＳＥＬ２、位相変化量データ
ΔＰＨＡＳＥの値の切り替え時に切り替わるラッチ用の
データストローブ信号ＤＳＴＲＢを生成する。
回路であって、基本クロック信号ＣＬＫ（周期はＴｓ／
２）とトリガ信号ＴＲＧを入力して、クロック信号ＣＬ
Ｋの１／２の周波数のクロック信号ＣＬＫ１（周期Ｔ
ｓ）、そのクロック信号ＣＬＫ１と逆相のクロック信号
ＣＬＫ２、リセット信号ＲＳＴ１、ＲＳＴ２、位相変化
量データΔＰＨＡＳＥの値の切り替え時に切り替わるデ
ータセレクタ信号ＤＳＥＬ１、基本クロック信号ＣＬＫ
と同一周期で切り替わるＤＳＥＬ２、位相変化量データ
ΔＰＨＡＳＥの値の切り替え時に切り替わるラッチ用の
データストローブ信号ＤＳＴＲＢを生成する。
【００３１】図２に、周波数の切り替えによって、位相
変化量データΔＰＨＡＳＥの値がΔＰＨＡ１からΔＰＨ
Ａ２にトリガ信号ＴＲＧの立上りにより変化したときの
タイムチャートを示す。トリガ信号ＴＲＧが立ち上がっ
た後の時刻ｔ１において、クロック信号ＣＬＫ１の立上
りに同期して立ち上がったリセット信号ＲＳＴ１により
位相アキュムレータ１４Ａがリセットされ、これと同時
に立ち上がるデータストローブ信号ＤＳＴＲＢによりラ
ッチ回路１３Ａが入力データを更新する。
変化量データΔＰＨＡＳＥの値がΔＰＨＡ１からΔＰＨ
Ａ２にトリガ信号ＴＲＧの立上りにより変化したときの
タイムチャートを示す。トリガ信号ＴＲＧが立ち上がっ
た後の時刻ｔ１において、クロック信号ＣＬＫ１の立上
りに同期して立ち上がったリセット信号ＲＳＴ１により
位相アキュムレータ１４Ａがリセットされ、これと同時
に立ち上がるデータストローブ信号ＤＳＴＲＢによりラ
ッチ回路１３Ａが入力データを更新する。
【００３２】このときは、入力データセレクタ１２はデ
ータセレクト信号ＳＤＥＬ１によって、依然として位相
変化量データΔＰＨＡＳＥの値ΔＰＨＡ２をそのまま出
力するように制御されており、このためこのデータΔＰ
ＨＡ２がデータストローブ信号ＤＳＴＲＢによってラッ
チ回路１３Ａで保持され、位相データＤ１として位相ア
キュムレータ１４Ａへ出力される。なお、この時点でそ
の位相アキュムレータ１４Ａはリセット直後であり、こ
のデータΔＰＨＡ２は取り込まれておらず出力は０であ
る。
ータセレクト信号ＳＤＥＬ１によって、依然として位相
変化量データΔＰＨＡＳＥの値ΔＰＨＡ２をそのまま出
力するように制御されており、このためこのデータΔＰ
ＨＡ２がデータストローブ信号ＤＳＴＲＢによってラッ
チ回路１３Ａで保持され、位相データＤ１として位相ア
キュムレータ１４Ａへ出力される。なお、この時点でそ
の位相アキュムレータ１４Ａはリセット直後であり、こ
のデータΔＰＨＡ２は取り込まれておらず出力は０であ
る。
【００３３】その後、時刻ｔ２において、データセレク
ト信号ＤＳＥＬ１が立ち上がることによって、入力デー
タセレクタ１２が位相２倍回路１１Ａから出力する位相
データ（＝２ΔＰＨＡ２）を選択して出力データとす
る。
ト信号ＤＳＥＬ１が立ち上がることによって、入力デー
タセレクタ１２が位相２倍回路１１Ａから出力する位相
データ（＝２ΔＰＨＡ２）を選択して出力データとす
る。
【００３４】よって、次のクロック信号ＣＬＫ１の立上
り時刻ｔ３において、再び入力ラッチ回路１３Ａのデー
タストローブ信号ＳＤＴＲＢが立ち上がると、そのラッ
チ回路１３Ａに、その位相データ２ΔＰＨＡ２が保持さ
れ、位相データＤ１として出力される。この時点で、位
相アキュムレータ１４Ａにはラッチ回路１３Ａに保持さ
れていた直前の位相データΔＰＨＡ２が取り込まれ、こ
れがデータＱ１として出力する。
り時刻ｔ３において、再び入力ラッチ回路１３Ａのデー
タストローブ信号ＳＤＴＲＢが立ち上がると、そのラッ
チ回路１３Ａに、その位相データ２ΔＰＨＡ２が保持さ
れ、位相データＤ１として出力される。この時点で、位
相アキュムレータ１４Ａにはラッチ回路１３Ａに保持さ
れていた直前の位相データΔＰＨＡ２が取り込まれ、こ
れがデータＱ１として出力する。
【００３５】その後、次に発生する位相変化量データΔ
ＰＨＡＳＥの値の変更に備え、データセレクト信号ＤＳ
ＥＬ１により入力データセレクタ１２の選択状態が元に
戻る。以後は、位相アキュムレータ１４Ａから、クロッ
ク信号ＣＬＫ１の立ち上がるたびに、３ΔＰＨＡ２、４
ΔＰＨＡ２、７ΔＰＨＡ２、・・・・・のように値が
「２ΔＰＨＡ２」つづ順次増大する位相データＱ１が出
力される。
ＰＨＡＳＥの値の変更に備え、データセレクト信号ＤＳ
ＥＬ１により入力データセレクタ１２の選択状態が元に
戻る。以後は、位相アキュムレータ１４Ａから、クロッ
ク信号ＣＬＫ１の立ち上がるたびに、３ΔＰＨＡ２、４
ΔＰＨＡ２、７ΔＰＨＡ２、・・・・・のように値が
「２ΔＰＨＡ２」つづ順次増大する位相データＱ１が出
力される。
【００３６】他方の位相アキュムレータ１４Ｂの側につ
いては、時刻ｔ２において、リセット信号ＲＥＳＴ２の
立上りによって、位相アキュムレータ１４Ｂのリセット
と同時にラッチ回路１３Ｂがラッチ動作され、位相２倍
回路１１Ｂの出力データ（＝２ΔＰＨＡ２）がラッチ回
路１３Ｂに取り込まれて位相データＤ２として出力され
る。なお、この時点で位相アキュムレータ１４Ｂはリセ
ットされているのでその出力は０である。
いては、時刻ｔ２において、リセット信号ＲＥＳＴ２の
立上りによって、位相アキュムレータ１４Ｂのリセット
と同時にラッチ回路１３Ｂがラッチ動作され、位相２倍
回路１１Ｂの出力データ（＝２ΔＰＨＡ２）がラッチ回
路１３Ｂに取り込まれて位相データＤ２として出力され
る。なお、この時点で位相アキュムレータ１４Ｂはリセ
ットされているのでその出力は０である。
【００３７】しかし、以後は、クロック信号ＣＬＫ２が
立ち上がるごとに、その位相アキュムレータ１４Ｂから
出力する位相データＱ２が、２ΔＰＨＡ２、４ΔＰＨＡ
２、６ΔＰＨＡ２、８ΔＰＨＡ２、・・・・と、位相ア
キュムレータ１４Ａから出力する位相データＱ１と同様
に「２ΔＰＨＡ２」つづ増加して変化する。
立ち上がるごとに、その位相アキュムレータ１４Ｂから
出力する位相データＱ２が、２ΔＰＨＡ２、４ΔＰＨＡ
２、６ΔＰＨＡ２、８ΔＰＨＡ２、・・・・と、位相ア
キュムレータ１４Ａから出力する位相データＱ１と同様
に「２ΔＰＨＡ２」つづ増加して変化する。
【００３８】図３は２個の位相アキュムレータ１４Ａ、
１４Ｂの位相変化量データΔＰＨＡＳＥの値をΔＰＨＡ
１からΔＰＨＡ２に切り替えたとき出力する位相データ
を示す図である。一方の位相アキュムレータ１４Ａから
出力する位相データＱ１を×印で、他方の位相アキュム
レータ１４Ｂから出力する位相データＱ２を○印で示し
た。
１４Ｂの位相変化量データΔＰＨＡＳＥの値をΔＰＨＡ
１からΔＰＨＡ２に切り替えたとき出力する位相データ
を示す図である。一方の位相アキュムレータ１４Ａから
出力する位相データＱ１を×印で、他方の位相アキュム
レータ１４Ｂから出力する位相データＱ２を○印で示し
た。
【００３９】位相アキュムレータ１４Ａ、１４Ｂから出
力する位相データＱ１、Ｑ２は、位相変化量データΔＰ
ＨＡＳＥを切り替える時点で一旦０にリセットされ、そ
の後に出力Ｑ１の初期値として切り替えの後の位相変化
量データΔＰＨＡＳＥの値であるΔＰＨＡ２が与えられ
るので、この時点（切り替え直後）では出力Ｑ１がΔＰ
ＨＡ２、出力Ｑ２が０となる。すなわち、このように初
期設定される。以後この値にそれぞれ２ΔＰＨＡ２の値
が累加算されるので、基本クロックＣＬＫの立上りのた
びに、順次 のように、ΔＰＨＡ２の差で次連続増大する位相データ
が得られる。
力する位相データＱ１、Ｑ２は、位相変化量データΔＰ
ＨＡＳＥを切り替える時点で一旦０にリセットされ、そ
の後に出力Ｑ１の初期値として切り替えの後の位相変化
量データΔＰＨＡＳＥの値であるΔＰＨＡ２が与えられ
るので、この時点（切り替え直後）では出力Ｑ１がΔＰ
ＨＡ２、出力Ｑ２が０となる。すなわち、このように初
期設定される。以後この値にそれぞれ２ΔＰＨＡ２の値
が累加算されるので、基本クロックＣＬＫの立上りのた
びに、順次 のように、ΔＰＨＡ２の差で次連続増大する位相データ
が得られる。
【００４０】以上から、この２つの位相アキュムレータ
１４Ａ、１４Ｂのから出力する位相データＱ１、Ｑ２を
基本クロックＣＬＫの周期で交互に出力データセレクタ
１５によって選択して次段の波形生成回路１６に送るこ
とにより、この波形生成回路１６には基本クロック信号
ＣＬＫの周期ごとにΔＰＨＡ２つづ増加するデータが入
力されるため、この基本クロック信号ＣＬＫによりサン
プリングされて生成された波形信号ＳＩＧが得られる。
１４Ａ、１４Ｂのから出力する位相データＱ１、Ｑ２を
基本クロックＣＬＫの周期で交互に出力データセレクタ
１５によって選択して次段の波形生成回路１６に送るこ
とにより、この波形生成回路１６には基本クロック信号
ＣＬＫの周期ごとにΔＰＨＡ２つづ増加するデータが入
力されるため、この基本クロック信号ＣＬＫによりサン
プリングされて生成された波形信号ＳＩＧが得られる。
【００４１】図４は第１の実施例の発展例の構成を示す
図である。第１の実施例では位相アキュムレータの並列
数Ｎが２であったが、この並列数Ｎを、Ｎ＝３、４、・
・のように拡張することができる。この図４は並列数Ｎ
の場合のデータ入力部分の構成を示す図である。ここで
は、並列で動作するＮ個の位相アキュムレータの各々
に、位相変化量データΔＰＨＡＳＥの値の切り替えを行
なったとき、直接に又は各入力データセレクタ１２によ
って、そのΔＰＨＡＳＥを１倍した値、又は整数倍する
整数倍回路１１ｂにより得た２倍、３倍、・・・、Ｎ−
１倍した値を初期値しとて与え、その後に各位相アキュ
ムレータにおいてＮ倍回路１１ａにより得たデータＮΔ
ＰＨＡＳＥで累加算する。この図４の各整数倍の初期値
データを作る部分は、位相変化量データΔＰＨＡＳＥの
値を切り替える時にだけ動作しその速度は比較的低速で
あるため、ビットシフタと加算器を組合せ形で構成する
ことが可能である。
図である。第１の実施例では位相アキュムレータの並列
数Ｎが２であったが、この並列数Ｎを、Ｎ＝３、４、・
・のように拡張することができる。この図４は並列数Ｎ
の場合のデータ入力部分の構成を示す図である。ここで
は、並列で動作するＮ個の位相アキュムレータの各々
に、位相変化量データΔＰＨＡＳＥの値の切り替えを行
なったとき、直接に又は各入力データセレクタ１２によ
って、そのΔＰＨＡＳＥを１倍した値、又は整数倍する
整数倍回路１１ｂにより得た２倍、３倍、・・・、Ｎ−
１倍した値を初期値しとて与え、その後に各位相アキュ
ムレータにおいてＮ倍回路１１ａにより得たデータＮΔ
ＰＨＡＳＥで累加算する。この図４の各整数倍の初期値
データを作る部分は、位相変化量データΔＰＨＡＳＥの
値を切り替える時にだけ動作しその速度は比較的低速で
あるため、ビットシフタと加算器を組合せ形で構成する
ことが可能である。
【００４２】［第２の実施例］図５は第２の実施例のＤ
ＤＳの構成を示す図である。この実施例は、第１の実施
例に比べて、波形生成回路を符号１６Ａ、１６Ｂで示す
ように、各位相アキュムレータ１４Ａ、１４Ｂの次段に
個々に接続し、これら波形生成回路１６Ａ、１６Ｂの出
力を出力データセレクタ１５で選択するようにしたもの
である。２個の波形生成回路１６Ａ、１６Ｂから出力さ
れる波形データをクロック信号ＣＬＫ２より交互にに取
り出すことにより、上記基本クロック信号ＣＬＫにより
サンプリングされた波形データが得られる。したがっ
て、この実施例では、位相アキュムレータ１４Ａ、１４
Ｂのみならず、波形生成回路１６Ａ、１６Ｂも基本クロ
ックＣＬＫの半分の速度（ＣＬＫ１、ＣＬＫ２）で動作
すれば良いため、ＤＳＳの高速化に効果的である。この
第２の実施例においても、図３に示した拡張例と同様の
展開が可能である。
ＤＳの構成を示す図である。この実施例は、第１の実施
例に比べて、波形生成回路を符号１６Ａ、１６Ｂで示す
ように、各位相アキュムレータ１４Ａ、１４Ｂの次段に
個々に接続し、これら波形生成回路１６Ａ、１６Ｂの出
力を出力データセレクタ１５で選択するようにしたもの
である。２個の波形生成回路１６Ａ、１６Ｂから出力さ
れる波形データをクロック信号ＣＬＫ２より交互にに取
り出すことにより、上記基本クロック信号ＣＬＫにより
サンプリングされた波形データが得られる。したがっ
て、この実施例では、位相アキュムレータ１４Ａ、１４
Ｂのみならず、波形生成回路１６Ａ、１６Ｂも基本クロ
ックＣＬＫの半分の速度（ＣＬＫ１、ＣＬＫ２）で動作
すれば良いため、ＤＳＳの高速化に効果的である。この
第２の実施例においても、図３に示した拡張例と同様の
展開が可能である。
【００４３】［第３の実施例］図６は第３の実施例のＤ
ＤＳの構成を示す図である。１８は入力する位相変化量
データΔＰＨＡＳＥをクロック信号ＣＬＫ１で保持する
ラッチ回路、１９はラッチ回路１３Ａの出力データとそ
のラッチ回路１３Ａのクロック信号ＣＫＬ１の１クロッ
ク後の入力データとを加算する加算器である。１７′は
タイミング制御信号を発生する制御回路であって、基本
クロック信号ＣＬＫとトリガ信号ＴＲＧを入力して、そ
のクロック信号ＣＬＫの２倍の周波数の相互に逆相関係
にあるクロック信号ＣＬＫ１、ＣＬＫ２、出力データセ
レクタ１５を切り替えるセレクタ信号ＳＥＬを発生す
る。他は図１で示したものと同じである。
ＤＳの構成を示す図である。１８は入力する位相変化量
データΔＰＨＡＳＥをクロック信号ＣＬＫ１で保持する
ラッチ回路、１９はラッチ回路１３Ａの出力データとそ
のラッチ回路１３Ａのクロック信号ＣＫＬ１の１クロッ
ク後の入力データとを加算する加算器である。１７′は
タイミング制御信号を発生する制御回路であって、基本
クロック信号ＣＬＫとトリガ信号ＴＲＧを入力して、そ
のクロック信号ＣＬＫの２倍の周波数の相互に逆相関係
にあるクロック信号ＣＬＫ１、ＣＬＫ２、出力データセ
レクタ１５を切り替えるセレクタ信号ＳＥＬを発生す
る。他は図１で示したものと同じである。
【００４４】この第３の実施例は、前述の第１の実施例
の構成に比べて、位相変化量データΔＰＨＡＳＥの切り
替え時に位相アキュムレータ１４Ａ、１４Ｂをリセット
することなく、その切り替えの前後での位相の連続性が
保たれるようにしたものである。すなわち、前述の第１
の実施例では位相アキュムレータ１４Ａ、１４Ｂから出
力する位相データＱ１、Ｑ２の間では連続性が確保され
るが、切り替えの前後では図３に示したように、波形生
成回路１６に入力するデータの連続性が保持できないの
で、これを改善したものである。図７にその動作のタイ
ムチャートを示す。
の構成に比べて、位相変化量データΔＰＨＡＳＥの切り
替え時に位相アキュムレータ１４Ａ、１４Ｂをリセット
することなく、その切り替えの前後での位相の連続性が
保たれるようにしたものである。すなわち、前述の第１
の実施例では位相アキュムレータ１４Ａ、１４Ｂから出
力する位相データＱ１、Ｑ２の間では連続性が確保され
るが、切り替えの前後では図３に示したように、波形生
成回路１６に入力するデータの連続性が保持できないの
で、これを改善したものである。図７にその動作のタイ
ムチャートを示す。
【００４５】位相変化量データΔＰＨＡＳＥの値の切り
替えは、トリガ信号ＴＲＧの立上りでスタートする。ま
ず、トリガ信号ＴＲＧ入力の後、最初のクロック信号Ｃ
ＬＫ１の立上り（時刻ｔ４）により切り替えの後の値Δ
ＰＨＡ２をラッチ回路１８に取り込んで出力する。この
とき、加算器１９には切り替え前のラッチ回路１３Ａの
出力データΔＰＨＡ１と切り替え後のラッチ回路１８の
出力データΔＰＨＡ２とが入力されるため、この加算器
１９から出力する位相データＤ１はΔＰＨＡ１＋ΔＰＨ
Ａ２となる。
替えは、トリガ信号ＴＲＧの立上りでスタートする。ま
ず、トリガ信号ＴＲＧ入力の後、最初のクロック信号Ｃ
ＬＫ１の立上り（時刻ｔ４）により切り替えの後の値Δ
ＰＨＡ２をラッチ回路１８に取り込んで出力する。この
とき、加算器１９には切り替え前のラッチ回路１３Ａの
出力データΔＰＨＡ１と切り替え後のラッチ回路１８の
出力データΔＰＨＡ２とが入力されるため、この加算器
１９から出力する位相データＤ１はΔＰＨＡ１＋ΔＰＨ
Ａ２となる。
【００４６】この時点で、位相アキュムレータ１４Ａか
らの出力をＰＨＡとすると、次のクロック信号ＣＬＫ１
の立上り（時刻ｔ６）で、位相アキュムレータ１４Ａか
らの出力は、ＰＨＡ＋ΔＰＨＡ１＋ΔＰＨＡ２となる。
また、同時に、ラッチ回路１３Ａの出力はΔＰＨＡ１か
らΔＰＨＡ２に変化し、加算器１９の出力データは２Δ
ＰＨＡ２となる。これ以後、位相アキュムレータ１４Ａ
から出力する位相データＱ１は、クロック信号ＣＬＫ１
が立ち上がるごとに、 となる。
らの出力をＰＨＡとすると、次のクロック信号ＣＬＫ１
の立上り（時刻ｔ６）で、位相アキュムレータ１４Ａか
らの出力は、ＰＨＡ＋ΔＰＨＡ１＋ΔＰＨＡ２となる。
また、同時に、ラッチ回路１３Ａの出力はΔＰＨＡ１か
らΔＰＨＡ２に変化し、加算器１９の出力データは２Δ
ＰＨＡ２となる。これ以後、位相アキュムレータ１４Ａ
から出力する位相データＱ１は、クロック信号ＣＬＫ１
が立ち上がるごとに、 となる。
【００４７】他方の位相アキュムレータ１４Ｂ側の位相
２倍回路１１の出力データは、トリガ信号ＴＲＧの立上
りの後の最初のクロック信号ＣＬＫ１の立上りの更に後
のクロック信号ＣＬＫ２の立上り（時刻ｔ５）におい
て、２ΔＰＨＡ１から２ΔＰＨＡ２に更新される。この
時点で、位相アキュムレータ１４Ｂの出力は、前回のＰ
ＨＡ＋ΔＰＨＡ１（なお、その更にその前はＰＨＡ−Δ
ＰＨＡ１）となっているため、次のクロック信号ＣＬＫ
２の立上り以降、そのクロック信号ＣＬＫ２の立上りご
とに、 と出力される。
２倍回路１１の出力データは、トリガ信号ＴＲＧの立上
りの後の最初のクロック信号ＣＬＫ１の立上りの更に後
のクロック信号ＣＬＫ２の立上り（時刻ｔ５）におい
て、２ΔＰＨＡ１から２ΔＰＨＡ２に更新される。この
時点で、位相アキュムレータ１４Ｂの出力は、前回のＰ
ＨＡ＋ΔＰＨＡ１（なお、その更にその前はＰＨＡ−Δ
ＰＨＡ１）となっているため、次のクロック信号ＣＬＫ
２の立上り以降、そのクロック信号ＣＬＫ２の立上りご
とに、 と出力される。
【００４８】以上の位相アキュムレータ１４Ａ、１４Ｂ
の出力Ｑ１、Ｑ２を出力データセレクタ１５においてセ
レクト信号ＳＥＬによって交互に選択することによっ
て、基本クロックＣＬＫの周期ごとに、図８にも示すよ
うに、 と位相データΔＰＨＡＳＥの値の切り替えの後も、連続
した位相データが得られる。
の出力Ｑ１、Ｑ２を出力データセレクタ１５においてセ
レクト信号ＳＥＬによって交互に選択することによっ
て、基本クロックＣＬＫの周期ごとに、図８にも示すよ
うに、 と位相データΔＰＨＡＳＥの値の切り替えの後も、連続
した位相データが得られる。
【００４９】なお、この第３の実施例においても、上記
第２の実施例と同様に、波形生成回路１６を２個とし
て、これらを各位相アキュムレータ１４Ａ、１４Ｂの次
段に接続することができる。また、この第３の実施例で
は、ラッチ回路１８、１３Ａ、１３Ｂが常にクロック信
号ＣＬＫ１、ＣＬＫ２によって動作するが、低消費電力
化のために、位相変化量データΔＰＨＡＳＥの値の切り
替え時以外は、この部分（ラッチ回路）のクロックを停
止させる機能を持たせる構成も考えられる。
第２の実施例と同様に、波形生成回路１６を２個とし
て、これらを各位相アキュムレータ１４Ａ、１４Ｂの次
段に接続することができる。また、この第３の実施例で
は、ラッチ回路１８、１３Ａ、１３Ｂが常にクロック信
号ＣＬＫ１、ＣＬＫ２によって動作するが、低消費電力
化のために、位相変化量データΔＰＨＡＳＥの値の切り
替え時以外は、この部分（ラッチ回路）のクロックを停
止させる機能を持たせる構成も考えられる。
【００５０】図９は第３の実施例の発展例の構成を示す
図である。第３の実施例では位相アキュムレータの並列
数が２であったが、この並列数Ｎを、Ｎ＝３、４、・・
のように拡張することができる。この図９は位相アキュ
ムレータの並列数Ｎの場合のデータ入力部分の構成を示
す図である。各整数倍のデータを作る回路１１ｃはビッ
トシフタと加算器を組み合せた形で構成することが可能
である。このビットシフタと加算器では速度性能が問題
となる場合にも、パイプライン化することが可能であ
る。この部分は位相変化量データΔＰＨＡＳＥを切り替
えるときのみ動作させることにより、パイプライン化に
よる消費電力の増加は問題とならない。
図である。第３の実施例では位相アキュムレータの並列
数が２であったが、この並列数Ｎを、Ｎ＝３、４、・・
のように拡張することができる。この図９は位相アキュ
ムレータの並列数Ｎの場合のデータ入力部分の構成を示
す図である。各整数倍のデータを作る回路１１ｃはビッ
トシフタと加算器を組み合せた形で構成することが可能
である。このビットシフタと加算器では速度性能が問題
となる場合にも、パイプライン化することが可能であ
る。この部分は位相変化量データΔＰＨＡＳＥを切り替
えるときのみ動作させることにより、パイプライン化に
よる消費電力の増加は問題とならない。
【００５１】
【発明の効果】以上から本発明によれば、周波数切り替
え時に位相アキュムレータをリセットして初期設定した
り、或いはその切り替え時にリセットせずに初期値設定
を行なうので、前者では位相アキュムレータから出力す
る位相データ相互間の連続性が確保されるため得られる
位相データの連続性を確保することができ、後者では更
に加えて周波数の切り替えの前後においても位相データ
の連続性が確保できるという利点がある。
え時に位相アキュムレータをリセットして初期設定した
り、或いはその切り替え時にリセットせずに初期値設定
を行なうので、前者では位相アキュムレータから出力す
る位相データ相互間の連続性が確保されるため得られる
位相データの連続性を確保することができ、後者では更
に加えて周波数の切り替えの前後においても位相データ
の連続性が確保できるという利点がある。
【００５２】また、複数の位相アキュムレータを並列動
作させるので、その並列させた個々の位相アキュムレー
タの動作速度よりも並列数分だけ高速に位相データを取
り出すことができるため、高速化できるようになる。さ
らに、初期設定部分を周波数の切り替え時にのみ動作さ
せるようにすることにより、消費電力の増大を防止する
こともできる。
作させるので、その並列させた個々の位相アキュムレー
タの動作速度よりも並列数分だけ高速に位相データを取
り出すことができるため、高速化できるようになる。さ
らに、初期設定部分を周波数の切り替え時にのみ動作さ
せるようにすることにより、消費電力の増大を防止する
こともできる。
【図１】 本発明の第１の実施例のＤＤＳの構成を示す
ブロック図である。
ブロック図である。
【図２】 第１の実施例のＤＤＳの動作のタイムチャー
トである。
トである。
【図３】 第１の実施例の位相データ変化の特性図であ
る。
る。
【図４】 第１の実施例の発展例を示す入力部のブロッ
ク図である。
ク図である。
【図５】 本発明の第２の実施例のＤＤＳの構成を示す
ブロック図である。
ブロック図である。
【図６】 本発明の第３の実施例のＤＤＳの構成を示す
ブロック図である。
ブロック図である。
【図７】 第３の実施例のＤＤＳの動作のタイムチャー
トである。
トである。
【図８】 第３の実施例の位相データ変化の特性図であ
る。
る。
【図９】 第３の実施例の発展例を示す入力部のブロッ
ク図である。
ク図である。
【図１０】 ＤＤＳの基本構成を示すブロック図であ
る。
る。
【図１１】 位相アキュムレータから出力する位相デー
タの特性図である。
タの特性図である。
【図１２】 位相アキュムレータの基本構成を示すブロ
ック図である。
ック図である。
【図１３】 パイプライン方式の位相アキュムレータの
構成を示すブロック図である。
構成を示すブロック図である。
【図１４】 インターリーブ方式の構成を示すブロック
図である。
図である。
【図１５】 インターリーブ方式の動作を示すタイムチ
ャートである。
ャートである。
【図１６】 インターリーブ方式を適用したときの位相
アキュムレータから出力する位相データの特性図であ
る。
アキュムレータから出力する位相データの特性図であ
る。
Claims (3)
- 【請求項１】位相が異なり周期がＴｓのＮ個のクロック
信号により所定の位相変化量データを累加算することに
よってある時間の位相データを出力するＮ個の位相アキ
ュムレータと、 該Ｎ個の位相アキュムレータから出力するＮ個の位相デ
ータをＴｓ／Ｎの時間間隔で所定の順で取り込みＴｓ／
Ｎの周期でサンプリングされた所定の周波数の波形デー
タを得る１個の波形生成回路と、 上記位相変化量データの値を切り替えるとき上記Ｎ個の
位相アキュムレータをリセットする手段と、 該リセット手段によりリセットされたＮ個の位相アキュ
ムレータに初期値を与える手段と、 を具備することを特徴とする直接論理合成信号発生器。 - 【請求項２】位相が異なり周期がＴｓのＮ個のクロック
信号により所定の位相変化量データを累加算することに
よってある時間の位相データを出力するＮ個の位相アキ
ュムレータと、 該Ｎ個の位相アキュムレータから出力するＮ個の位相デ
ータをＴｓ／Ｎの時間間隔で所定の順で取り込みＴｓ／
Ｎの周期でサンプリングされた所定の周波数の波形デー
タを得る１個の波形生成回路と、 上記位相変化量データの値を切り替えるとき上記Ｎ個の
位相アキュムレータに初期値を与える手段とを具備し、 上記切り替時に各位相アキュムレータに入力する位相変
化量データの値をＮΔＰＨＡ１からＮΔＰＨＡ２に切り
替えるとき、その切り替え直後のＮ個の各位相アキュム
レータの各々の入力に、上記初期値を与える手段によっ
て、 を初期値として与え、 上記波形生成回路に上記Ｔｓ／Ｎの時間間隔で上記デー
タΔＰＨＡ２ごとに変化する位相データを出力させるこ
とを特徴とする直接論理合成信号発生器。 - 【請求項３】請求項１又は２の直接論理合成信号発生器
において、上記１個の波形生成回路に代えて、上記Ｎ個
の位相アキュムレータの各出力を入力とするＮ個の波形
生成回路を備え、該Ｎ個の波形生成回路から出力される
波形データを上記Ｔｓ／Ｎの時間間隔で所定の順に取り
出すことにより、上記Ｔｓ／Ｎの周期でサンプリングさ
れた波形データを得ることを特徴とする直接論理合成信
号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33103494A JPH08162913A (ja) | 1994-12-08 | 1994-12-08 | 直接論理合成信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33103494A JPH08162913A (ja) | 1994-12-08 | 1994-12-08 | 直接論理合成信号発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162913A true JPH08162913A (ja) | 1996-06-21 |
Family
ID=18239095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33103494A Withdrawn JPH08162913A (ja) | 1994-12-08 | 1994-12-08 | 直接論理合成信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767826B1 (ko) * | 2005-02-28 | 2007-10-18 | 인피니언 테크놀로지스 아게 | Ｄｒａｍ 디바이스용 데이터 스트로브 동기화 |
| JP2020017881A (ja) * | 2018-07-26 | 2020-01-30 | 日本電波工業株式会社 | 周波数信号発生装置 |
-
1994
- 1994-12-08 JP JP33103494A patent/JPH08162913A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767826B1 (ko) * | 2005-02-28 | 2007-10-18 | 인피니언 테크놀로지스 아게 | Ｄｒａｍ 디바이스용 데이터 스트로브 동기화 |
| JP2020017881A (ja) * | 2018-07-26 | 2020-01-30 | 日本電波工業株式会社 | 周波数信号発生装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |