RU78959U1 - Цифровой синтезатор частот - Google Patents

Abstract

Цифровой синтезатор частот, содержащий накопитель кода, включающий в свой состав соединенные в кольцо сумматор и первый регистр памяти, а также блок памяти амплитуд, последовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, выход которого является выходной шиной устройства, опорный генератор, блок синхронизации, коммутатор, выход которого соединен с входом цифроаналогового преобразователя, умножитель, фазосдвигающий сумматор, входную шину кода установки частоты, входную шину кода формирования фазоманипулированного сигнала, N-1 блоков фазового сдвига, каждый из которых содержит формирователь весового коэффициента сдвига и сумматор-вычитатель, первый информационный вход которого подключен к выходу формирователя весового коэффициента сдвига, N регистров, где N - число каналов синтезатора, второй регистр памяти, информационный вход которого подключен к выходу фазосдвигающего сумматора, первый и второй входы которого соединены соответственно с входной шиной кода формирования фазоманипулированного сигнала и с выходом накопителя кодов, вход которого подключен к выходу умножителя, выход опорного генератора подключен к входу блока синхронизации, первый выход которого подключен к входу синхронизации накопителя кода, входу синхронизации второго регистра памяти и входам синхронизации каждого из N регистров первой группы из N регистров, а группа выходов блока синхронизации подключена к управляющим входам коммутатора, входная шина кода установки частоты синтезатора подключена к входам кода установки частоты формирователей весового коэффициента сдвига каждого из N-1 блоков фазово�

Description

Полезная модель относится к радиотехнике, в частности к технике цифрового вычислительного синтеза частот, и может быть использована для формирования сетки частот в радиопередающих и радиоприемных устройствах, а также в устройствах синхронизации различного назначения для синтеза спектрально чистых сигналов с уменьшенным уровнем дискретных побочных спектральных составляющих.

Известен цифровой синтезатор частот [1], содержащий последовательно соединенные накопитель кода, информационный вход которого соединен с входной шиной кода установки частоты, тактовый вход - с шиной опорного сигнала, фазосдвигающий сумматор, первый вход которого соединен с выходом накопителя кода установки фазы, постоянное запоминающее устройство, вход которого соединен с выходом фазосдвигающего сумматора, цифроаналоговый преобразователь, вход которого соединен с выходом постоянного запоминающего устройства и фильтр нижних частот, вход которого соединен с выходом цифроаналогового преобразователя, а выход - с выходной шиной устройства.

Недостатком данного цифрового синтезатора частот является ограниченный со стороны высоких частот диапазон синтезируемых колебаний, в результате того, что его максимальная выходная частота ограничена быстродействием накопителя кодов, поскольку код на выходе накопителя изменяется с тактовой частотой, равной частоте опорного (тактового) генератора f₀ и быстродействием фазосдвигающего сумматора, время срабатывания которого τ_Σ не должно превышать период Т_о опорного (тактового) сигнала: τ_Σ<T₀, где T_o=1/f_o.

Кроме того, данный синтезатор имеет сравнительно высокий уровень дискретных побочных составляющих в выходном колебании.

Наиболее близким к предлагаемой полезной модели является цифровой синтезатор частот [2], содержащий накопитель кода, включающий в свой состав соединенные в кольцо сумматор и регистр памяти, блок памяти амплитуд, цифроаналоговый преобразователь, фильтр нижних частот, выходную шину устройства, опорный генератор, блок синхронизации, коммутатор, умножитель, фазосдвигающий сумматор, входную шину установки частот, входную шину кода формирования фазоманипулированного сигнала, N-1 блоков фазового сдвига, N регистров, где N число каналов синтезатора, и дополнительный регистр памяти,

информационный вход которого подключен к выходу фазосдвигающего сумматора, а выход - к входам кода фазы N-1 блоков фазового сдвига и информационному входу первого из N регистров, выходы которых с первого по N-й включительно подключены к соответствующим информационным входам коммутатора, входная шина кода установки частоты синтезатора подключена к входам кода установки частоты N-1 блоков фазового сдвига и к входу умножителя, выход которого подключен к входу накопителя кода, а выходы N-1 блоков фазового сдвига - к соответствующим информационным входам регистров с второго по N-й, входная шина кода формирования фазоманипулированного сигнала синтезатора подключена к первому входу фазосдвигающего сумматора, второй вход которого подключен к выходу накопителя кода, выход опорного генератора подключен к входу блока синхронизации, первый выход которого подключен к входу синхронизации накопителя кода, входу синхронизации дополнительного регистра памяти и входам синхронизации регистров с первого по N-й, а группа выходов блока синхронизации подключена к управляющим входам коммутатора, выход которого подключен к входу блока памяти амплитуд, выход которого подключен к входу цифроаналогового преобразователя, выход которого соединен с входом фильтра нижних частот, выход которого подключен к выходу синтезатора.

При этом каждый из N-1 блоков фазового сдвига содержит формирователь весового коэффициента сдвига и сумматор-вычитатель, причем вход формирователя весового коэффициента сдвига подключен к входу кода установки частоты блока, выход формирователя весового коэффициента сдвига подключен к первому информационному входу сумматора-вычитателя, второй информационный вход которого подключен к входу кода фазы блока, выход сумматора-вычитателя подключен к выходу блока.

Принцип действия данного цифрового синтезатора частот основан на одновременном формировании кодов N точек отсчета фазы синтезируемого колебания. При этом время формирования кодов фазы в каждом канале устройства становится равным N·T_o, а тактовая частота работы накопителя кодов понижается в N раз и становится равной f_o/N.

Кроме этого, за счет того что в данном синтезаторе фазосдвигающий сумматор включен между двумя регистрами - регистром накопителя кодов и дополнительным регистром памяти, время τ_Σ, отводимое на срабатывание фазосдвигающего сумматора увеличивается в N раз и становится равным τ_Σ≤NТ₀.

В результате такого построения устройства требования к быстродействию накопителя кодов и фазосдвигающего сумматора снижаются в N раз, а следовательно выходная частота синтезатора может быть увеличена по сравнению с аналогом [1] в N раз, за счет повышения частоты синхронизации устройств f₀ при сохранении тактовой частоты работы накопителя кодов и шага перестройки выходной частоты Δf=fo/R (R - емкость накопителя кодов, равная 2^m, где m - количество двоичных разрядов накопителя кодов).

Однако быстродействие данного синтезатора зависит от быстродействия блока памяти амплитуды, время срабатывания которого - время, отводимое блоку для выполнения операции преобразования отсчетов кода фазы к отсчетам кода амплитуды синтезируемого колебания, не должно превышать Т_о, где Т_о - период опорного (тактового) сигнала опорного генератора. Таким образом, работоспособность устройства в целом обеспечивается только в том случае, если время срабатывания блока памяти амплитуд не будет превышать Т_о.

Кроме того, данный синтезатор частот имеет сравнительно высокий уровень дискретных побочных составляющих в выходном сигнале, наличие которых, как и у аналога [1], связано с особенностью работы основного частотнозадающего узла синтезатора накопителя кодов (НК). Особенность работы НК, как показано в [3], заключается в несоответствии периодов последовательности, определяющей моменты переполнения НК, и величиной R=2^m, определяющей емкость НК, и, соответственно, количество адресуемых отсчетов фазы (выходной код НК) синтезируемой функции. В результате этого, как показано в той же литературе, в общем случае, когда код К синтезируемой частоты не кратен величине емкости НК R=2^m требуемый коэффициент преобразования частоты реализуется неточно, и спектр выходного сигнала синтезатора содержит N_D=2^m/HOD(K,R) дискретных побочных составляющих, где HOD(K,R) - наибольший общий делитель К и R.

Основной задачей, на решение которой направлена заявляемая полезная модель, является задача расширения диапазона синтезируемых колебаний в сторону высоких частот за счет снижения в N раз требований к быстродействию блока памяти амплитуд и уменьшения уровня дискретных побочных спектральных составляющих путем рандомизации спектра выходного сигнала синтезатора.

Для достижения этого технического результата в цифровой синтезатор частот, содержащий накопитель кода, включающий в свой состав соединенные в кольцо сумматор и первый регистр памяти, а также первый блок памяти амплитуд,

последовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, выход которого является выходной шиной устройства, опорный генератор, блок синхронизации, коммутатор, выход которого соединен с входом цифроаналогового преобразователя, умножитель, фазосдвигающий сумматор, входную шину кода установки частоты, входную шину кода формирования фазо-манипулированного сигнала, N-1 блоков фазового сдвига, каждый из которых содержит формирователь весового коэффициента сдвига и сумматор - вычитатель, первый информационный вход которого подключен к выходу формирователя весового коэффициента сдвига, первую группу из N регистров, где N - число каналов синтезатора, второй регистр памяти, информационный вход которого подключен к выходу фазосдвигающего сумматора, первый и второй входы которого соединены соответственно с входной шиной кода формирования фазоманипулированного сигнала и с выходом накопителя кодов, вход которого подключен к выходу умножителя, выход опорного генератора подключен к входу блока синхронизации, первый выход которого подключен к входу синхронизации накопителя кода, входу синхронизации второго регистра памяти и входам синхронизации каждого из N регистров первой группы из N регистров, а группа выходов блока синхронизации подключена к управляющим входам коммутатора, входная шина кода установки частоты синтезатора подключена к входам кода установки частоты формирователей весового коэффициента каждого из N-1 блоков фазового сдвига и к входу умножителя, а выходы сумматоров-вычитателей каждого из N-1 блоков фазового сдвига - к соответствующим информационным входам N регистров первой группы из N регистров со второго по N-й, дополнительно введены сумматор-вычитатель, N-1 блоков памяти амплитуд, N дополнительных регистров памяти и формирователь кодов, вход управления, кодовый вход, вход синхронизации и выход которого соединены, соответственно, с входной шиной управления устройства, с выходом умножителя, с выходом переноса сумматора накопителя кодов и со вторым входом дополнительного сумматора-вычитателя, первый вход и управляющий вход которого подключены, соответственно, к выходу второго регистра памяти и первому выходу блока синхронизации устройства, а выход - к вторым информационным входам сумматоров-вычитателей в каждом из N-1 блоков фазового сдвига и информационному входу первого регистра памяти первой группы из N регистров, выходы всех N регистров памяти первой группы из N регистров подключены к соответствующим входам N блоков памяти амплитуд, выходы которых соединены с

соответствующими информационными входами дополнительных N регистров памяти второй группы из N регистров, входы синхронизации которых объединены и подключены к первому выходу блока синхронизации устройства, а выходы с первого по N-й включительно подключены к соответствующим информационным входам коммутатора.

При этом формирователь кодов содержит последовательно соединенные генератор случайных чисел и блок ключей, а также третий регистр памяти, первый и второй компаратор, первый вход первого компаратора является кодовым входом формирователя кодов, второй вход первого компаратора подключен к выходу генератора случайных чисел, а выход - к управляющему входу блока ключей, выход которого подключен к первому входу второго компаратора, на второй вход которого подается нуль, управляющий вход второго компаратора является входом управления формирователя кодов и устройства в целом, а выход подключен к информационному входу третьего регистра памяти, тактовый вход и выход которого являются соответственно входом синхронизации и выходом формирователя кодов.

Сопоставительный анализ с прототипом показывает, что заявляемый синтезатор отличается наличием новых, дополнительно введенных блоков: сумматора-вычитателя, N-1 блоков памяти амплитуд, дополнительной второй группой регистров из N регистров памяти, формирователя кодов, включающего в свой состав генератор случайных чисел, первый и второй компаратор, регистр памяти и блок ключей, и их связями с остальными элементами схемы. Таким образом, заявляемый синтезатор соответствует критерию полезной модели «новизна».

Сравнение заявляемого решения с устройством прототипа и другими техническими решениями показывает, что блоки аналогичные дополнительно введенным: сумматор-вычитатель, регистры памяти и блоки памяти амплитуд есть в составе прототипа, а входящие в состав формирователя кодов генератор случайных чисел, первый и второй компаратор, регистр памяти и блок ключей широко известны и их схемотехническая реализация не вызывает затруднений. Однако, при введении данных блоков в предлагаемое устройство и их соединении с остальными элементами схемы в соответствии с указанными связями в заявляемом цифровом синтезаторе частот они проявляют новые свойства, что приводит, во-первых, к расширению диапазона синтезируемых колебаний в сторону высоких частот за счет снижения требований к быстродействию блока памяти амплитуд, и,

во-вторых, к уменьшению уровня дискретных побочных составляющих в спектре выходного сигнала синтезатора благодаря увеличению их количества при неизменной суммарной мощности за счет рандомизации спектра выходного сигнала. Это позволяет сделать вывод о соответствии технического решения критерию «существенные отличия».

На фиг.1 представлена структурная электрическая схема цифрового синтезатора частот; на фиг.2 примерный спектр выходного сигнала синтезатора:

а) при работе устройства в 1-ом режиме без рандомизации спектра - «0» на шине 26 управления;

б) при работе устройства во 2-ом режиме с рандомизацией спектра - «1» на шине 26 управления.

Цифровой синтезатор частот по фиг.1 содержит накопитель 1 кода, включающий в свой состав соединенные в кольцо сумматор (Σ) и первый регистр памяти (Рr), а также N блоков 2 памяти амплитуд, цифроаналоговый преобразователь 3, фильтр нижних частот 4, выходную шину 5 устройства, опорный генератор 6, блок синхронизации устройства 7, коммутатор 8, умножитель 9, фазосдвигающий сумматор 10, входную шину 11 кода установки частоты, входную шину 12 кода формирования фазоманипулированного сигнала, N-1 блоков 13 фазового сдвига, каждый из которых содержит формирователь 14 весового коэффициента сдвига и сумматор-вычитатель 15, 1-ю группу из N регистров 16 памяти, второй регистр 17 памяти, сумматор-вычитатель 18, 2-ю группу из N регистров 19 памяти, формирователь 20 кодов, содержащий генератор 21 случайных чисел, блок 22 ключей, третий регистр 23 памяти, первый компаратор 24, второй компаратор 25 и шину 26 - входную шину управления режимом работы устройства.

Принцип действия предлагаемого устройства основан на параллельном вычислении отсчетов фаз и амплитуд синтезируемого колебания. При этом повышение быстродействия предлагаемого цифрового синтезатора частот по отношению к устройству - прототипу достигается за счет одновременного параллельного формирования кодов N точек отсчета, как фаз (как в прототипе), так и амплитуд, за счет введенных дополнительно N-1 блоков памяти амплитуд и последующим выбором данных N точек отсчета амплитуд с выхода каждого из N блоков памяти амплитуд (осуществляется коммутатором) в определенной последовательности в фиксированные моменты времени (задаются блоком синхронизации) для получения, после цифроаналогового преобразования и низкочастотной фильтрации,

требуемой формы выходного синтезируемого колебания.

Уменьшение дискретных побочных составляющих в выходном сигнале предлагаемого цифрового синтезатора достигается за счет использования метода рандомизации (см. л. [3]), а именно в преобразовании дискретного (линейчатого) спектра синтезатора (см. фиг.2а) в непрерывный близкий к шумовому (см. фиг.2б). Этот технический результат достигается в предлагаемом устройстве за счет наличия в структуре синтезатора дополнительного сумматора-вычитателя и формирователя кодов, который формирует случайное число x<(K·N)-1, а также организацией соответствующих связей, что в совокупности позволяет разрушить когерентность фазовой ошибки накопителя кодов и таким образом размыть дискретные побочные составляющие спектра превратив их в близкие к шумовым, как показано на фиг.2б.

Синтезатор частот по фиг.1 работает следующим образом.

На входной шине 11 кода установки частоты устанавливается кодированное значение синтезируемой частоты К (код установки частоты). Это число поступает на вход умножителя 9, на выходе которого формируется код числа, равный К N, где N - число каналов устройства. При числе каналов N=2ⁿ (n=1, 2, 3 ...), умножитель 9 представляет собой регистр сдвига, который выполняет операцию сдвига кода К на n разрядов в сторону увеличения кода.

Код числа равный K·N подается на кодовый вход первого 24 компаратора формирователя 20 кодов. Компаратор 24 сравнивает число K·N с числом X, вырабатываемым генератором 21 случайных чисел, и открывает блок 22 ключей для прохождения на первый вход второго компаратора 25 только тех случайных чисел х из множества чисел X, которые меньше (K·N)-1 (x<(К·М)-1).

Формирователь 20 кодов может работать в двух режимах в зависимости от уровня сигнала («0» или «1»), поступающего на управляющий вход второго компаратора 25 с шины 26 управления устройством.

В 1-ом режиме работы формирователя 20 кодов и устройства в целом (без рандомизации спектра выходного сигнала синтезатора) на управляющий вход компаратора 25·с шины 26 управления необходимо подать нуль («0»). Тогда на выход компаратора 25 проходит нулевой потенциал с его второго входа, который поступает на информационный вход третьего регистра 23 памяти, тактируемого импульсами переполнения сумматора накопителя 1 кода. В результате этого с выхода третьего регистра 23 памяти на выход формирователя 20 кодов проходит

«0».

Во 2-ом режиме (с рандомизацией спектра) на шину 26 управления устройством необходимо подать единицу («1»). В этом режиме на выход компаратора 25 проходят случайные числа x<(K·N)-1 с выхода блока 22 ключей, которые, пройдя через третий регистр 23 памяти поступают на выход формирователя 20 кода для обеспечения рандомизации спектра выходного сигнала синтезатора.

Код числа K·N с выхода умножителя 9 поступает на вход накопителя 1 кода, который с тактовой частотой f_T=f₀/N, где f₀ - частота опорного генератора 6, накапливает код K·N. В результате этого на выходе накопителя 1 кода в каждый тактовый момент времени t_T=iT_T=1/f_T, где i=0, 1, 2, 3 ... - целые числа, формируется код числа, пропорционального фазе синтезируемого колебания. С выхода накопителя 1 кода данный код поступает на второй вход фазосдвигающего сумматора 10. На выходе сумматора 10 формируется код числа, соответствующего фазе синтезируемого колебания с учетом сдвига фазы Δφ, заданного кодом формирования фазоманипулированного сигнала, поступающего на первый вход фазосдвигающего сумматора 10 с входной шины 12 кода формирования фазоманипулированного сигнала. Выходной код фазосдвигающего сумматора 10 поступает на информационный вход второго регистра 17 памяти и по тактовым импульсам, поступающим на вход синхронизации второго регистра 17 памяти с первого выхода блока 7 синхронизации устройства, с частотой f_T=f₀/N переписывается на выход второго регистра 17. В результате этого на выходе второго регистра 17 памяти в каждый тактовый момент времени t_T формируется код числа М, соответствующего фазе синтезируемого колебания с учетом сдвига фазы Δφ. Данный код подается на первый вход дополнительного сумматора-вычитателя 18, на второй вход которого поступает код с выхода формирователя 20 кодов: либо «О» при работе устройства в 1-ом режиме без рандомизации спектра, либо код случайного числа х<(К·М)-1 при работе устройства во 2-м режиме с рандомизацией спектра. Таким образом, код на выходе дополнительного сумматора-вычитателя 18 будет равен: в 1-ом режиме выходному коду М второго регистра 17 памяти (суммируется с «0»); во 2-ом режиме либо М+х, либо М-х, в зависимости от режима работы (сложение или вычитание) дополнительного сумматора - вычитателя 18, который задается выходным сигналом с первого выхода блока 7 синхронизации устройства. В положительный полупериод выходного сигнала с первого выхода блока 7 синхронизации устройства на выходе дополнительного сумматора - вычитателя 18

формируется код числа М+х, а в отрицательный полупериод - код числа М-х, где x<(K·N)-1.

Код установки частоты К одновременно с его подачей на вход умножителя 9 поступает на входы формирователей 14 весового коэффициента сдвига N-1 блоков 13 фазового сдвига. Формирователь 14 весового коэффициента сдвига выполняет операцию умножения кода К установки частоты на постоянный коэффициент, равный номеру блока фазового сдвига, в результате чего на его выходе образуются коды чисел, равные, по каждому каналу соответственно, К, 2К, ..., (N-1)K, которые в сумматорах-вычитателях 15 добавляются к выходному коду фазы дополнительного сумматора-вычитателя 18.

В 1-ом режиме без рандомизации спектра выходного сигнала синтезатора (на шине 26 управления «О» потенциал) дальнейшая работа устройства происходит следующим образом.

На выходе блоков 13 фазового сдвига в тактовые моменты времени t_T формируются N-1 кодов чисел, пропорциональных фазе синтезируемого колебания с учетом сдвига фазы Δφ, но смещенных относительно выходного кода дополнительного сумматора - вычитателя 18 соответственно на К, 2К, ..., (N-1)К.

Выход дополнительного сумматора-вычитателя 18 и выходы N-1 блоков 13 фазового сдвига подключены к соответствующим информационным входам регистров 16 памяти 1-ой группы из N регистров. Регистры 16 памяти по тактовым импульсам с частотой синхронизации f_T=f₀/N переписывают информацию с входа на выход, которая далее поступает на соответствующие входы N блоков 2 памяти амплитуд. Каждый из N блоков памяти амплитуд представляет собой фазосинусный преобразователь и осуществляет переход от отсчетов кода фазы к отсчетам кода амплитуды синтезируемого колебания. Таким образом, на выходах N блоков 2 памяти амплитуд в тактовые моменты времени t_T формируется N кодов чисел, пропорциональных амплитуде синтезируемого колебания, которые поступают на информационные входы N дополнительных регистров 19 памяти 2-ой группы из N регистров. Регистры 19 памяти по тактовым импульсам с частотой f_T=f₀/N переписывают информацию с входа на выход, которая далее поступает на соответствующие входы коммутатора 8 из N в один.

Коммутатор 8 с частотой синхронизации f₀ в последовательности, задаваемой блоком 7 синхронизации устройства, пропускает на выход входные коды, таким образом, что за время Т_T=NТ₀ (время одного такта работы накопителя 1 кода)

на его выходе в каждый тактовый момент времени t₀=i·T₀, i=0, 1, 2, 3 ... код амплитуды выходного синтезируемого колебания изменяется на величину, равную коду частоты К, в то время как на выходах накопителя 1 кода, фазосдвигающего сумматора 10, блоков 13 фазового сдвига и блоков 2 памяти амплитуд информация меняется только к моменту времени t_T=i·T_T, T_T=NT₀.

Таким образом тактовая частота работы накопителя 1 кода, блоков 13 фазового сдвига и фазосдвигающего сумматора 10 предлагаемого устройства и устройства - прототипа одинаковы, а тактовая частота всех N блоков 2 памяти амплитуд предлагаемого синтезатора в N раз ниже тактовой частоты блока 2 памяти амплитуд устройства прототипа.

С выхода коммутатора 8 код числа, пропорциональный амплитуде синтезируемого колебания поступает на вход цифроаналогового преобразователя (ЦАП) 3. ЦАП 3 выполняет операцию преобразования данного кода в аналоговую величину, т.е. в напряжение, соответствующее входному коду К установки частоты. Ступенчатый сигнал с выхода ЦАП 3 сглаживается выходным фильтром 4 нижних частот и поступает на выход 5 устройства.

В устройстве прототипе в N раз снижается требование к быстродействию накопителя 1 кода и фазосдвигающего сумматора 10, включенного между двумя регистрами (регистром накопителя кодов и вторым регистром 17 памяти), работающими на частоте синхронизации f_T=f₀/N. Поэтому время суммирования фазосдвигающего сумматора 10 становится равным периоду тактовых импульсов накопителя кода T_T=NT₀. При этом быстродействие устройства-прототипа зависит от быстродействия блока 2 памяти амплитуд, так как время, отводимое блоку 2 памяти амплитуд для преобразования отсчетов кода фазы к отсчетам кода амплитуды синтезируемого колебания не должно превышать Т₀, где Т₀ - период опорного (тактового) сигнала опорного генератора. Таким образом, работоспособность устройства-прототипа обеспечивается только в том случае, если время срабатывания блока 2 памяти амплитуд будет меньше или равно Т₀.

Введение дополнительных N-1 блоков памяти амплитуд, включенных между регистрами 16 памяти 1-ой группы из N регистров и дополнительно введенными регистрами 19 памяти 2-ой группы из N регистров, которые работают на частоте синхронизации f_T=f₀/N, позволяет снизить в N раз требования к быстродействию блоков 2 памяти амплитуд, так как время отводимое каждому из N блоков 2 памяти амплитуд в предлагаемом устройстве становится равным периоду тактовых

импульсов накопителя 1 кода Т_T=NТ₀. В устройстве-прототипе данное время не должно превышать Т₀ - периода опорного (тактового) сигнала опорного генератора 6.

Отметим, что в 1-ом режиме работы устройства (без рандомизации спектра) спектр выходных колебаний синтезатора имеет достаточно высокий уровень дискретных побочных спектральных составляющих (примерный вид спектра показан на фиг.2а). Для их уменьшения необходимо перейти на 2-ой режим работы устройства с рандомизацией спектра. Для этого на шину 26 управления устройством необходимо подать единичный («1») потенциал.

Во 2-ом режиме с рандомизацией спектра выходного сигнала синтезатора работа устройства происходит следующим образом.

Наличие «1» на шине 26 управления устройством приводит к тому, что на выходе формирователя 20 кодов будет присутствовать код случайного числа х<(К·М)-1. Данный код х в дополнительном сумматоре-вычитателе 18 либо прибавляется к коду числа М (М+х), соответствующему фазе синтезируемого колебания с учетом сдвига фазы Δφ, при наличии единичного потенциала («1») на управляющем входе сумматора-вычитателя 18 в положительный полупериод выходного сигнала с первого выхода блока 7 синхронизации устройства, либо вычитается из кода числа М (М-х) при «0» потенциале на его управляющем входе в отрицательный полупериод выходного сигнала с первого выхода блока 7 синхронизации устройства. Отметим, что операция вычитания М-х не вызывает затруднений, так как это сложение числа М с числом х, представленном в дополнительном коде. В результате этого на выходе дополнительного сумматора-вычитателя 18 формируется код числа М±х, который в сумматорах-вычитателях 15 добавляется к выходному кода формирователя 14 весового коэффициента сдвига равному по каждому каналу соответственно К, 2К, ..., (N-1)K.

Дальнейшая работа устройства во 2-ом режиме происходит аналогично работе устройства в 1-ом режиме, а именно: регистры 16 памяти 1-ой группы из N регистров по тактовым импульсам с частотой f_T=f₀/N переписывают информацию с входа на выход, которая пройдя блоки 2 памяти амплитуд поступает на соответствующие информационные входы N дополнительных регистров 19 памяти 2-ой группы из N регистров и далее на соответствующие входы коммутатора 8 из N в один. С выхода коммутатора 8 код амплитуды синтезируемого колебания поступает на вход ЦАП, а после цифроаналогового преобразования и низкочастотной

фильтрации на выходе 5 устройства формируется выходной сигнал требуемой частоты и фазы.

Снижение уровня дискретных составляющих в предлагаемом синтезаторе при его работе во 2-ом режиме достигается за счет периодического добавления (вычитания) псевдослучайного числа x<(K·N)-1 к содержимому (из содержимого) фазового накопителя 1 кода, которое осуществляется с помощью дополнительного сумматора-вычитателя 18. Это позволяет разрушить когерентность фазовой ошибки накопителя 1 кода и таким образом размыть нежелательные дискретные побочные составляющие в спектре выходного сигнала, превратив их (см. фиг.2б) в непрерывный шум.

Так как величина х равномерно распределена в диапазоне 0 ..., (K·N)-1 и либо добавляется к коду числа М (М+х), соответствующего фазе синезируемого колебания, либо вычитается из кода числа М (М-х), то период синтезируемого сигнала не будет зависеть от дрожания содержимого фазового накопителя 1 кода, а следовательно выходная, частота предлагаемого синтезатора при работе во 2-ом режиме определяется как и в 1-ом режиме его работы значением кода частоты К.

Таким образом, в предлагаемом цифровом синтезаторе, во-первых, удалось расширить диапазон синтезируемых колебаний в сторону высоких частот за счет снижения в N раз требований к быстродействию блоков памяти амплитуд благодаря включению данных блоков между регистрами памяти 1-ой группы из N регистров и дополнительно введенными регистрами памяти 2-ой группы из N регистров, которые, как первые, так и вторые, работают на тактовой частоте f_T=f₀/N, где N - количество каналов устройства и, во-вторых, уменьшить уровень дискретных побочных составляющих благодаря увеличению их количества при неизменной суммарной мощности за счет разрушения когерентности фазовой ошибки основного частотнозадающего узла синтезатора накопителя 1 кода.

ЛИТЕРАТУРА.

1. Техника средств связи, серия ТРС, выпуск 9, 1983, с.66-71-л.

2. Патент РФ №2153698 (прототип).

3. В.Лобов, В.Стешенко, Б.Шахтарин, Цифровые синтезаторы прямого синтеза частот, CHIPNEWS №1, 1997 г., стр.16-21.

4. А.с. №1517016.

Claims (1)

1. Цифровой синтезатор частот, содержащий накопитель кода, включающий в свой состав соединенные в кольцо сумматор и первый регистр памяти, а также блок памяти амплитуд, последовательно соединенные цифроаналоговый преобразователь и фильтр нижних частот, выход которого является выходной шиной устройства, опорный генератор, блок синхронизации, коммутатор, выход которого соединен с входом цифроаналогового преобразователя, умножитель, фазосдвигающий сумматор, входную шину кода установки частоты, входную шину кода формирования фазоманипулированного сигнала, N-1 блоков фазового сдвига, каждый из которых содержит формирователь весового коэффициента сдвига и сумматор-вычитатель, первый информационный вход которого подключен к выходу формирователя весового коэффициента сдвига, N регистров, где N - число каналов синтезатора, второй регистр памяти, информационный вход которого подключен к выходу фазосдвигающего сумматора, первый и второй входы которого соединены соответственно с входной шиной кода формирования фазоманипулированного сигнала и с выходом накопителя кодов, вход которого подключен к выходу умножителя, выход опорного генератора подключен к входу блока синхронизации, первый выход которого подключен к входу синхронизации накопителя кода, входу синхронизации второго регистра памяти и входам синхронизации каждого из N регистров первой группы из N регистров, а группа выходов блока синхронизации подключена к управляющим входам коммутатора, входная шина кода установки частоты синтезатора подключена к входам кода установки частоты формирователей весового коэффициента сдвига каждого из N-1 блоков фазового сдвига и к входу умножителя, а выходы сумматоров-вычитателей каждого из N-1 блоков фазового сдвига - к соответствующим информационным входам N регистров первой группы из N регистров со второго по N-й, отличающийся тем, что дополнительно содержит сумматор-вычитатель, N-1 блоков памяти амплитуд, N дополнительных регистров памяти и формирователь кодов, вход управления, кодовый вход, вход синхронизации и выход которого соединены соответственно с входной шиной управления устройства, с выходом умножителя, с выходом переноса сумматора накопителя кодов и со вторым входом дополнительного сумматора-вычитателя, первый вход и управляющий вход которого подключены соответственно к выходу второго регистра памяти и первому выходу блока синхронизации устройства, а выход - к вторым информационным входам сумматоров-вычитателей в каждом из N-1 блоков фазового сдвига и информационному входу первого регистра памяти первой группы из N регистров, выходы всех N регистров памяти первой группы из N регистров подключены к соответствующим входам N блоков памяти амплитуд, выходы которых соединены с соответствующими информационными входами дополнительных N регистров памяти второй группы из N регистров, входы синхронизации которых объединены и подключены к первому выходу блока синхронизации устройства, а выходы с первого по N-й включительно подключены к соответствующим информационным входам коммутатора, при этом формирователь кодов содержит последовательно соединенные генератор случайных чисел и блок ключей, а также третий регистр памяти, первый и второй компараторы, первый вход первого компаратора является кодовым входом формирователя кодов, второй вход первого компаратора подключен к выходу генератора случайных чисел, а выход - к управляющему входу блока ключей, выход которого подключен к первому входу второго компаратора, на второй вход которого подается нуль, управляющий вход второго компаратора является входом управления формирователя кодов и устройства в целом, а выход подключен к информационному входу третьего регистра памяти, тактовый вход и выход которого являются соответственно входом синхронизации и выходом формирователя кодов.