CN110768665B - 一种二倍时钟采样速率的dds信号扫频源系统 - Google Patents

一种二倍时钟采样速率的dds信号扫频源系统 Download PDF

Info

Publication number
CN110768665B
CN110768665B CN201911079124.2A CN201911079124A CN110768665B CN 110768665 B CN110768665 B CN 110768665B CN 201911079124 A CN201911079124 A CN 201911079124A CN 110768665 B CN110768665 B CN 110768665B
Authority
CN
China
Prior art keywords
output
clock
phase
frequency
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911079124.2A
Other languages
English (en)
Other versions
CN110768665A (zh
Inventor
闵锐
陈石磊
李晋
崔宗勇
徐政五
范录宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sichuan Electronic Information Industry Technology Research Institute Co ltd
University of Electronic Science and Technology of China
Original Assignee
Sichuan Electronic Information Industry Technology Research Institute Co ltd
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sichuan Electronic Information Industry Technology Research Institute Co ltd, University of Electronic Science and Technology of China filed Critical Sichuan Electronic Information Industry Technology Research Institute Co ltd
Priority to CN201911079124.2A priority Critical patent/CN110768665B/zh
Publication of CN110768665A publication Critical patent/CN110768665A/zh
Application granted granted Critical
Publication of CN110768665B publication Critical patent/CN110768665B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明属于数字信号处理技术领域，特别涉及一种二倍时钟采样频率速率的DDS信号扫频源系统，用以将传统单个DDS信号扫频源生成信号的最高频率提高一倍。本发明包括时钟模块、线性调频斜坡发生器、相位补偿器、相位累加器、第一波形ROM、第二波形ROM、二选一多路复用器以及数模转换器。在原有单个DDS极限工作频率不变的情况下，可将生成信号的极限提高为原来的两倍(80％fsysclk)，再通过两路相同频率的DDS相互补偿采样点，使其满足奈奎斯特采样频率。

Description

一种二倍时钟采样速率的DDS信号扫频源系统
技术领域
本发明属于数字信号处理技术领域，特别涉及一种二倍时钟采样频率速率的DDS信号扫频源系统。
背景技术
Direct Digital Synthesizer(DDS)直接式数字频率合成器，是上世纪70年代提出的频率合成技术。随着数字IC技术和数字计算机技术的不断发展，DDS技术取得了巨大进步，日益突显其优势，已经应用于很多领域。DDS由相位累加器、查询表(LUT)、D/A转换器、低通滤波器(LBF)和参考时钟组成，核心部件是一个相位累加器(由一个加法器和相位寄存器组成)，其系统原理框图如图1所示。
时钟fsysclk是由高稳定的晶体振荡器提供，为整个DDS系统提供系统时钟。DDS在每个时钟周期内，频率控制字FTW与相位累加器累加一次，累加后的二进制相位存储到N位的相位地址寄存器里，取相位地址寄存器序列的高W位作为查询表的地址对查询表寻址得到对应的数字化正弦幅度值，离散幅度值经过数模转换器(DAC)实现模数转换，最后由低通滤波器(LPF)对DAC输出的阶梯序列信号平滑处理得到纯净的正弦信号。系统时钟频率给定后，由频率控制字控制输出信号的频率：
Figure BDA0002263390610000011
由式(1-1)，DDS输出信号频率受限于时钟频率fsysclk，理论上DDS最高输出频率可以达到系统时钟频率的40％。但FPGA器件设计的DDS系统中相位累加器、正弦ROM查找表等时序电路时，需要满足一定的时序约束，系统时钟频率fsysclk存在极限频率，所以在fsysclk受限的情况下，DDS产生扫频信号源能产生的最高频点也受到限制。
发明内容
针对上述不足，本发明提供了一种二倍时钟采样频率速率的DDS信号扫频源系统，实现在原有单个DDS系统时钟极限频率不变的情况下，通过两个DDS子模块分时交替产生波形，从而将生成信号的极限频率提高一倍。
本发明采取的技术方案为：
一种二倍时钟采样速率的DDS信号扫频源系统，其特征在于，包括时钟模块、线性调频斜坡发生器、相位补偿器、相位累加器、第一波形ROM、第二波形ROM、二选一多路复用器以及数模转换器；
所述时钟模块生成两路时钟，所述第一路时钟输出到线性频率斜坡发生器、相位累加器、第一波形ROM和第二波形ROM的时钟输入端，第一路时钟输出还连接二选一多路复用器的输出选择控制端；所述第二路时钟输出与数模转换器的同步时钟端相连，所述第二路时钟输出频率是所述第一路时钟输出频率的两倍，且两路时钟输出同相；
所述线性调频斜坡发生器输出端接相位累加器的输入端和相位补偿器的第一输入端；相位累加器的输出端接相位补偿器的第二输入端和第一波形ROM的输入端，相位补偿器的输出端接第二波形ROM的输入端，相位补偿器输出的相位补偿值由所述线性调频斜坡发生器控制；第一波形ROM的输出端和第二波形ROM的输出端分别接二选一多路复用器的两个输入端端口，二选一多路复用器的输出端接数模转换器；数模转换器的输出即为扫频源系统的输出。
所述线性调频斜坡发生器是一个可编程定时器为时钟的32位累加器，如图2所示，定时器的时间参考是所述第一路时钟输出，定时器每计满N个时钟周期，累加器增加固定频率增长进值，从而实现线性调频。该线性调频斜坡发生器的输出值及为整个系统的频率控制字的值。
所述相位累加器由32位的加法器和32位的累加寄存器组成，频率控制字的输入值为所述线性调频斜坡发生的实时输出值；相位累加器每一个时钟周期进行一次累加，相位累加步进值为线性调频斜坡发生器的输出值；
所述相位补偿器补偿值为线性调频斜坡发生器输出值的一半，即将所述线性调频斜坡发生器的输出值右移一位，再与所述相位累加器输出值相加作为所述波形ROM2的值。整个DDS系统的同步时钟为所述第二路时钟输出频率，系统实际被分成两路DDS子系统，所述第一路输出时钟的高低电平控制两路DDS交替产生系统的波形，两路DDS的相位差为瞬时的线性调频斜坡发生器输出值的一半。
本发明的有益效果为，在原有单个DDS极限工作频率不变的情况下，可将生成信号的极限提高为原来的两倍(80％fsysclk)，再通过两路相同频率的DDS相互补偿采样点，使其满足奈奎斯特采样频率。
附图说明
图1为现有的单个DDS信号发生器的结构框图；
图2为线性调频斜坡发生器原理图；
图3为双倍速率DDS扫频系统方案框图；
图4为双路DDS相位补偿原理图。
具体实施方式
为了使本发明的技术方案和有点更加清楚，下面将结合附图对本发明方案做进一步的详细描述，下面结合附图对本发明每个模块内部的作用和工作原理，以及各个模块之间的连接关系和相互作用做进一步详细说明：
如图3所示，本实施例设计的二倍时钟采样速率的DDS信号扫频源系统主要包含时钟模块、线性调频斜坡发生器、相位补偿器、相位累加器、2个波形ROM、二选一多路复用器以及数模转换芯片AD9783。
时钟管理模块由xilinx官方提供的PLL IPCORE产生，生成两路高精度同相位时钟，其中第2路时钟频率是第1路时钟频率的两倍。第一路时钟为系统中所述的线性调频斜坡发生器、相位累加器、两路ROM等时序电路提供同步时钟，并为二选一多路复用器提供输出选择控制。第2路时钟作为DA转换的同步时钟，根据所述二选一复用器的输出值，分时将ROM1和ROM2的输出值送入AD9783芯片做数模转换处理。令频率分别为fsysclk1和fsysclk2，其中fsysclk2＝2fsysclk1。
线性调频斜坡发生器为系统提供线性增加的频率控制字，它是一个可编程定时器为时钟的32位累加器。定时器为系统时钟的n分频，它决定频率跳变时间间隔，频率跳变时间间隔为
Figure BDA0002263390610000031
设扫频时间为Tpulse，起始频率为fs，终止频率为fF，根据式(1-1)，可求得起始和终止限频率控制字分别为：
Figure BDA0002263390610000041
Figure BDA0002263390610000042
根据(1-2)和(1-3)可求得频率线性增量步进值DFTW为：
Figure BDA0002263390610000043
每一次收到扫频请求，频率控制字累加器初值为FTWs。当定时器每计满N个时钟周期，频率控制字累加器自动增长DFTW值。当累加器值计到FTWF累加器清零，并保持为0等待下一次扫频请求信号。
相位累加器由32位的加法器和32位的累加寄存器组成，参考时钟为fsysclk1，频率控制字的输入值为所述线性调频斜坡发生的实时输出值。相位累加器由32位的加法器和32位的累加寄存器组成相位累加器每一个时钟周期进行一次累加，相位累加步进值为线性调频斜坡发生器的输出值。32位相位输出值将相位0～2π映射到0～232-1，用于ROM表寻址，产生相位对应的正弦幅度值。
波形ROM1直接用相位累加器输出的相位映射地址值寻址，根据寻址地址直接输出对应的正弦波幅度值。相位补偿器对相位累加器输出地址值进行相位补偿，补偿值为实时频率控制字的一半，即将线性调频斜坡发生器的输出值右移一位后对相位累加器的相位值补偿，在作为ROM2的寻址地址。这样每个采样周期ROM1和ROM2的输出的相位差值为
Figure BDA0002263390610000044
相当于两路DDS交替产生输出信号幅度，相位补偿原理图如图4所示。
二选一多路复用器通过第1路输出时钟的电平控制ROM1和ROM2的输出，固一个时钟周期内可产生两个采样值，等同于将采样率扩大为单个DDS工作频率的两倍，且两个采样值的相位差为
Figure BDA0002263390610000045
则等效的频率控制字为
Figure BDA0002263390610000046
根据DDS信号输出公式：
Figure BDA0002263390610000047
设单个DDS工作的极限频率为fmax，则能生成的最高频率信号为40％fmax，其中最大频率控制字
Figure BDA0002263390610000051
若采用本实施例系统，设ROM1和ROM2两路DDS工作在时钟频率为fmax，设最大频率控制字为
Figure BDA0002263390610000052
此时等效系统输出频率为
Figure BDA0002263390610000053
满足奈奎斯特采样频率和FPGA特性，而此时等效系统时钟频率频率f'max＝2fmax，
则输出最高频率f'out_max＝80％fmax 。

Claims (1)

1.一种二倍时钟采样速率的DDS信号扫频源系统，其特征在于，包括时钟模块、线性调频斜坡发生器、相位补偿器、相位累加器、第一波形ROM、第二波形ROM、二选一多路复用器以及数模转换器；
所述时钟模块生成两路时钟，分别定义为第一路时钟和第二路时钟，所述第一路时钟输出到线性频率斜坡发生器、相位累加器、第一波形ROM和第二波形ROM的时钟输入端，第一路时钟输出还连接二选一多路复用器的输出选择控制端；所述第二路时钟输出与数模转换器的同步时钟端相连，所述第二路时钟输出频率是所述第一路时钟输出频率的两倍，且两路时钟输出同相；
所述线性调频斜坡发生器输出端接相位累加器的输入端和相位补偿器的第一输入端；相位累加器的输出端接相位补偿器的第二输入端和第一波形ROM的输入端，相位补偿器的输出端接第二波形ROM的输入端，相位补偿器输出的相位补偿值由所述线性调频斜坡发生器控制；第一波形ROM的输出端和第二波形ROM的输出端分别接二选一多路复用器的两个输入端端口，二选一多路复用器的输出端接数模转换器；数模转换器的输出即为扫频源系统的输出；
所述线性调频斜坡发生器为系统提供线性增加的频率控制字，是一个可编程定时器为时钟的32位累加器，定时器的时间参考是所述第一路时钟输出，从收到扫频请求后，定时器每计满N个时钟周期，累加器从初始值，增加固定频率增长值，直至到设定的上限值后，累加器清零，并等待下一次扫频请求信号，从而实现线性调频；
所述相位累加器由32位的加法器和32位的累加寄存器组成，频率控制字的输入值为所述线性调频斜坡发生的实时输出值；相位累加器每一个时钟周期进行一次累加，相位累加步进值为线性调频斜坡发生器的输出值；
所述第一波形ROM直接用相位累加器输出的相位映射地址值寻址，根据寻址地址直接输出对应的正弦波幅度值；
所述相位补偿器对相位累加器输出地址值进行相位补偿，补偿值为实时频率控制字的一半，即将所述线性调频斜坡发生器的输出值右移一位，再与所述相位累加器输出值相加作为第二波形ROM的值；
二选一多路复用器通过第一路时钟输出的电平控制第一波形ROM和第二波形ROM的输出，固一个时钟周期内可产生两个采样值，等同于将采样率扩大为单个DDS工作频率的两倍。
CN201911079124.2A 2019-11-07 2019-11-07 一种二倍时钟采样速率的dds信号扫频源系统 Active CN110768665B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911079124.2A CN110768665B (zh) 2019-11-07 2019-11-07 一种二倍时钟采样速率的dds信号扫频源系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911079124.2A CN110768665B (zh) 2019-11-07 2019-11-07 一种二倍时钟采样速率的dds信号扫频源系统

Publications (2)

Publication Number Publication Date
CN110768665A CN110768665A (zh) 2020-02-07
CN110768665B true CN110768665B (zh) 2023-05-09

Family

ID=69336679

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911079124.2A Active CN110768665B (zh) 2019-11-07 2019-11-07 一种二倍时钟采样速率的dds信号扫频源系统

Country Status (1)

Country Link
CN (1) CN110768665B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113890548B (zh) * 2021-09-24 2022-10-04 哈尔滨工程大学 用于信号上变频的装置及现场可编程门阵列

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1345150A (zh) * 1994-12-05 2002-04-17 Ntt移动通信网株式会社 信号多路复用器
JP2002246992A (ja) * 2001-02-19 2002-08-30 Koden Electronics Co Ltd 信号発生装置
CN101149630A (zh) * 2007-09-28 2008-03-26 电子科技大学 Dds信号源幅频特性补偿方法及相应的dds信号源
CN101777939A (zh) * 2010-01-27 2010-07-14 哈尔滨工程大学 实时水声通信中基于dds的多普勒补偿装置
CN101799705A (zh) * 2010-03-23 2010-08-11 电子科技大学 一种高速dds信号发生器
CN103178779A (zh) * 2011-12-21 2013-06-26 北京普源精电科技有限公司 一种具有幅度补偿功能的信号发生器及其方法
CN103957008A (zh) * 2014-05-21 2014-07-30 北京遥测技术研究所 一种多环混频锁相频率合成的s频段小步进频率综合器
CN108039888A (zh) * 2018-01-17 2018-05-15 优利德科技(中国)有限公司 一种dds信号源时钟发生电路、信号源及其方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9021002B2 (en) * 2013-02-05 2015-04-28 Hong Kong Applied Science & Technology Research Institute Company, Limited Phase-to-amplitude converter for direct digital synthesizer (DDS) with reduced AND and reconstructed ADD logic arrays

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1345150A (zh) * 1994-12-05 2002-04-17 Ntt移动通信网株式会社 信号多路复用器
JP2002246992A (ja) * 2001-02-19 2002-08-30 Koden Electronics Co Ltd 信号発生装置
CN101149630A (zh) * 2007-09-28 2008-03-26 电子科技大学 Dds信号源幅频特性补偿方法及相应的dds信号源
CN101777939A (zh) * 2010-01-27 2010-07-14 哈尔滨工程大学 实时水声通信中基于dds的多普勒补偿装置
CN101799705A (zh) * 2010-03-23 2010-08-11 电子科技大学 一种高速dds信号发生器
CN103178779A (zh) * 2011-12-21 2013-06-26 北京普源精电科技有限公司 一种具有幅度补偿功能的信号发生器及其方法
CN103957008A (zh) * 2014-05-21 2014-07-30 北京遥测技术研究所 一种多环混频锁相频率合成的s频段小步进频率综合器
CN108039888A (zh) * 2018-01-17 2018-05-15 优利德科技(中国)有限公司 一种dds信号源时钟发生电路、信号源及其方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Hongyu Wang 等.Low spurious noise frequency synthesis based on a DDS-driven wideband PLL architecture.Journal of Beijing Institute of Technology.2013,(第04期),131-137. *
卢超 ; .基于SOPC的多波形信号发生器.单片机与嵌入式系统应用.2013,(第06期),365-370. *

Also Published As

Publication number Publication date
CN110768665A (zh) 2020-02-07

Similar Documents

Publication Publication Date Title
EP1469373A1 (en) Direct digital frequency synthesizer for cellular wireless communication systems based on fast frequency-hopped spread spectrum technology
US8115519B2 (en) Phase accumulator generating reference phase for phase coherent direct digital synthesis outputs
JPH0548003B2 (zh)
JPH03253108A (ja) ダイレクト・デジタル・シンセサイザー及び信号発生方法
US4368439A (en) Frequency shift keying system
CN110768665B (zh) 一种二倍时钟采样速率的dds信号扫频源系统
US5931891A (en) Digital frequency synthesizer
CN113434006B (zh) 一种基于dds的高分辨率脉冲波形产生装置
US8924449B2 (en) Method and apparatus for implementing variable symbol rate
CN109617540B (zh) 一种信号延时装置
JP3637891B2 (ja) 変調信号発生装置
CN104660218A (zh) 一种任意波形合成器
CN205121246U (zh) 基于fpga的dds信号发生器
JPH11289224A (ja) 周波数シンセサイザ
EP0782063A1 (en) Noise reduction in digital frequency synthesizers
US6518802B1 (en) Circuits and methods for generating an accurate digital representation of a sinusoidal wave
JPS6387808A (ja) チヤ−プ信号発生回路
CN113472294B (zh) 一种多相dds产生线性调频信号装置和方法
JP2007215039A (ja) 周波数シンセサイザ、通信機、及び周波数シンセサイズ方法
JPS63185105A (ja) 高周波任意信号発生回路
JPH10276087A (ja) デジタル・クロック・シンセサイザ
JP3485496B2 (ja) 多チャンネル同期シンセサイザ
Zhengiun et al. The Specific Implementation of a Programmable Arbitrary Digital Signal Generator
KR0120722B1 (ko) 잡음 정형기를 사용한 디지탈 주파수 합성기
KR100985550B1 (ko) 직접 디지털 주파수 합성 장치 및 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant