JP2007215039A - 周波数シンセサイザ、通信機、及び周波数シンセサイズ方法 - Google Patents

Abstract

【課題】高精度のクロックを高速に切り換えることの出来る周波数シンセサイザ、通信機、及び周波数シンセサイズ方法を提供する。
【解決手段】高精度に生成された基準クロックを元に、デジタル的な演算とＤ／Ａコンバータ、ローパスフィルタを用いて所望の周波数の正弦波信号を発生させ、その正弦波信号を元の基準クロックとミキシングし、適切なフィルタを通す事で所望の周波数の正弦波を生成する事ができる。また、ミキシング後のバンドパスフィルタの中心周波数や、上記正弦波信号を発生させる演算処理、あるいは出力部のセレクタを変化させる事で、基準クロックの周波数を変更する事無く周波数切り換えを行うので、高速な周波数切り換えを実現する事ができる。周波数生成に用いる正弦波信号はデジタル的な演算によって生成されるので、周波数制御を精度良く行う事ができる。
【選択図】図１

Description

本発明は、周波数シンセサイザ、通信機、及び周波数シンセサイズ方法に関する。

発振周波数を切り換えることの出来る周波数シンセサイザとしてよく知られたものに、位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、 以下ＰＬＬという）を用いたものがある。ＰＬＬは、ループ内に持つ分周比Ｎの分周器によって、基準となるクロックのＮ倍の周波数を持つ出力クロックを得ることができる周波数逓倍回路である。
そこで、上記分周比Ｎをセレクタ等で変更できるようにすれば、出力クロックの周波数を切り換えることが出来る。

しかしながら、上記分周比Ｎを切り換えてからＰＬＬの出力周波数が所望の値にロックするまでには、ＰＬＬ内にあるローパスフィルタで決まる時定数だけの時間がかかる。この時定数には基準クロックによって決まる上限周波数があるため、ロックするまでにある一定の時間（一般的には数百マイクロ秒）がかかってしまう。

このような時間問題の解決策として、例えば特許文献１、２に開示された方法が挙げられる。
これは、電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、以下ＶＣＯという）に入力される制御電圧をあらかじめ用意しておき、周波数切り換えに際して強制的にＶＣＯ制御電圧を変更することで、周波数切り換え速度を向上するものである。

しかしながら、これらの方法では、ＶＣＯ制御電圧を直接生成する為に、温度や電源電圧等の変動でＶＣＯの特性が変わった時に発振周波数が変わってしまい、正確な周波数が得られないという問題がある。
またＶＣＯ制御電圧生成後に再度ＰＬＬをかけて周波数補正を行うとした場合は、結局はＰＬＬがロックするまでに時間がかかってしまうことになる。

また、他の解決方法としては、例えば特許文献３に開示された方法が挙げられる。
これは、あらかじめ複数のＰＬＬを用いて、共通の基準クロックを元に適当なクロックを複数個生成しておき、必要ならばさらに各クロックをミキサやフィルタにかけることで周波数変換を行い、必要となる複数の周波数クロックをあらかじめ用意しておき、スイッチ等の手段によって必要な周波数のクロックを選択する方法である。

しかしながら、この方法においては複数のＰＬＬが必要となってしまう。ＰＬＬはＶＣＯ、位相比較器、チャージポンプ、ローパスフィルタ等の様々な回路の集合で構成されるため、その回路規模は非常に大きなものとなってしまい、チップサイズや消費電力の増大に繋がってしまう。

さらに他の解決方法として、特許文献４に開示された方法が挙げられる。
これは、あらかじめＶＣＯを二つ用意しておき、一方は通常のＰＬＬとして使用し、さらにロック時のＶＣＯ制御電圧を保持する回路を具備する。周波数切り換え時においては、この保持した制御電圧を他方のＶＣＯに印加して同じ周波数を出力しておき、その間にＰＬＬの周波数を変更して再度ロックさせる方法である。

しかしながら、この方法においても複数のＶＣＯが必要となるため、回路規模の増大は免れない。また、二つのＶＣＯが全く同じ発振特性を持つ保証は無く、周波数切り換え時に周波数がずれてしまう。さらに、実際には周波数切り換え開始からロックするまでの時間は通常のＰＬＬのものと同じなので、根本的に切り換え速度が改善されたわけではなく、何度も周波数を切り換えるような系においては追随できないことが考えられる。
特公平７−９７７３１号公報 特開２００５−０５１７３２号公報 特開２００３−１９８３６６号公報 特開２０００−０１０６５２号公報

ところで、一般に、位相変調信号や周波数変調信号を受信する際に、受信信号帯域の中心周波数でダウンコンバージョンする方式をホモダイン方式あるいはダイレクトコンバージョン方式と呼ぶ。
ホモダイン方式でダウンコンバージョンする場合には、ベースバンド帯では周波数の正負で異なるデータが送られているために、ダウンコンバートする際に直交ミキシングを行わなければならない。

すなわち、周波数シンセサイザにおいて、ミキシングするキャリア信号として９０度位相の異なる信号を生成する必要がある。
また、高速無線の規格として注目されており、Ｕｌｔｒａ Ｗｉｄｅ Ｂａｎｄ（ＵＷＢ）やワイヤレスＵＳＢへの使用が検討されているマルチバンドＯＦＤＭ方式においては、そのモード１では、キャリア周波数として3432MHz, 3960MHz, 4488MHzの３つの周波数帯域を時間軸で切り換えて利用することが定められている。この周波数切り換え時間は9.5ns以下とすることが求められている。

そこで、本発明は上記の問題を鑑みてなされたものであり、高精度のクロックを高速に切り換えることの出来る周波数シンセサイザ、通信機、及び周波数シンセサイズ方法を提供することを目的とする。

上記課題を解決するため、請求項１記載の発明は、複数の周波数のクロックを切り換えて出力する周波数シンセサイザであって、出力クロックの基準となる基準クロックを生成する発振部と、前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値を生成する正弦波生成部と、前記正弦波値を正弦波信号に変換するＤ／Ａ変換器と、 前記基準クロックと前記アナログ信号とを掛け合わせて周波数変換を施すミキサと、前記ミキサによって生成された信号から所望の周波数の信号のみを取り出すバンドパスフィルタとを備えたことを特徴とする。

請求項２記載の発明は、複数の周波数のクロックを切り換えて出力する周波数シンセサイザであって、出力クロックの基準となる基準クロックを生成する発振部と、前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値を生成する正弦波生成部と、前記正弦波値をアナログ信号に変換するＤ／Ａ変換器と、前記アナログ信号から高調波を取り除いて正弦波に変換するローパスフィルタと、前記基準クロックと前記正弦波とを掛け合わせて周波数変換を施すミキサと、前記ミキサによって生成された信号から所望の周波数の信号のみを取り出すバンドパスフィルタとを備えたことを特徴とする。

請求項３記載の発明は、請求項１または２記載の周波数シンセサイザにおいて、前記正弦波生成部が、出力するデータの位相情報を保持し、基準クロック周波数と所望のクロックの周波数とに基づいた演算によって求められる角速度データを加減算することで位相情報を更新し、前記位相情報に基づいた出力値をあらかじめ用意しておいたメモリから呼び出すことで前記正弦波値を生成することを特徴とする。

請求項４記載の発明は、請求項３記載の周波数シンセサイザにおいて、前記正弦波生成部の角速度データを周波数選択信号により変更することにより前記正弦波値の周波数を変更し、前記バンドパスフィルタに前記周波数選択信号を入れて前記バンドパスフィルタの中心周波数を変更することにより出力クロックの周波数を変更することを特徴とする。

請求項５記載の発明は、請求項１から３のいずれか１項記載の周波数シンセサイザにおいて、中心周波数を固定とした複数のバンドパスフィルタと、前記各バンドパスフィルタの出力の中から所望の周波数のクロックを出力として選択するためのセレクタとを備えたことを特徴とする。

請求項６記載の発明は、請求項１から５のいずれか１項記載の周波数シンセサイザにおいて、クロック出力部に、前記バンドパスフィルタの出力の他に、前記基準クロックを出力として選択できるセレクタを備えたことを特徴とする。

請求項７記載の発明は、複数の周波数のクロックを切り換えて出力する周波数シンセサイザであって、出力クロックの基準となる基準クロックを生成する発振部と、前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成する正余弦波生成部と、前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換するＤ／Ａ変換器と、前記基準クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号とを掛け合わせて周波数変換を施すミキサと、前記ミキサによって生成されたそれぞれの信号からそれぞれ所望の周波数の正弦波信号のみを取り出すバンドパスフィルタとを備えることにより、直交クロックを出力することを特徴とする。

請求項８記載の発明は、複数の周波数のクロックを切り換えて出力する周波数シンセサイザであって、出力クロックの基準となる基準クロックを生成する発振部と、前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成する正余弦波生成部と、前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換するＤ／Ａ変換器と、前記アナログ信号から高調波を取り除いて正弦波及び余弦波に変換するローパスフィルタと、前記基準クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号とを掛け合わせて周波数変換を施すミキサと、前記ミキサによって生成されたそれぞれの信号からそれぞれ所望の周波数の信号のみを取り出すバンドパスフィルタとを備えることにより、直交クロックを出力することを特徴とする。

請求項９記載の発明は、請求項７または８記載の周波数シンセサイザにおいて、前記正余弦波生成部が、出力するデータの位相情報を保持し、基準クロック周波数と所望のクロックの周波数に基づいた演算によって求められる角速度データを加減算することで位相情報を更新し、前記位相情報に基づいた出力値をあらかじめ用意しておいたメモリから呼び出すことで正弦波値及び余弦波値を生成することを特徴とする。

請求項１０記載の発明は、請求項９記載の周波数シンセサイザにおいて、前記正余弦波生成部の角速度データを周波数選択信号により変更することで、前記正弦波値及び前記余弦波値の周波数を変更し、前記バンドパスフィルタに前記周波数選択信号を入力してバンドパスフィルタの中心周波数を変更することで、出力される直交クロックの周波数を変更することを特徴とする。

請求項１１記載の発明は、請求項７から１０のいずれか１項記載の周波数シンセサイザにおいて、中心周波数を固定とした複数のバンドパスフィルタと、前記各バンドパスフィルタの出力の中から所望の周波数のクロックを出力として選択するためのセレクタとを備えたことを特徴とする。

請求項１２記載の発明は、複数の周波数のクロックを切り換えて出力する周波数シンセサイザであって、出力クロックの基準となる基準クロックを生成する発振部と、前記基準クロックを分周して位相の９０度異なる高周波直交クロックを生成する分周器と、前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成する正余弦波生成部と、前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換するＤ／Ａ変換器と、前記高周波直交クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号とを掛け合わせて二つの入力周波数の和または差の周波数を出力する周波数変換を施すシングルサイドバンドミキサとを備えたことを特徴とする。

請求項１３記載の発明は、複数の周波数のクロックを切り換えて出力する周波数シンセサイザであって、出力クロックの基準となる基準クロックを生成する発振部と、前記基準クロックを分周して位相の９０度異なる高周波直交クロックを生成する分周器と、前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成する正余弦波生成部と、前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換するＤ／Ａ変換器と、前記アナログ信号から高調波を取り除いて正弦波信号及び余弦波信号に変換するローパスフィルタと、前記高周波直交クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号とを掛け合わせて二つの入力周波数の和または差の周波数の信号を出力する周波数変換を施すシングルサイドバンドミキサとを備えたことを特徴とする。

請求項１４記載の発明は、請求項１２または１３記載の周波数シンセサイザにおいて、前記正余弦波生成部が、出力するデータの位相情報を保持し、基準クロック周波数と所望のクロックの周波数に基づいた演算によって求められる角速度データを加減算することで位相情報を更新し、前記位相情報に基づいた出力値をあらかじめ用意しておいたメモリから呼び出すことで正弦波値及び余弦波値を生成することを特徴とする。

請求項１５記載の発明は、請求項１４記載の周波数シンセサイザにおいて、前記正余弦波生成部の角速度データを周波数選択信号により変更することで、前記正弦波値の周波数及び前記余弦波値の周波数を変更し、出力クロックの周波数を変更することを特徴とする。

請求項１６記載の発明は、請求項１２から１５のいずれか１項記載の周波数シンセサイザにおいて、前記シングルサイドバンドミキサは二つの周波数の和及び差の周波数を持つ二つのクロックを出力し、前記出力クロックの中から所望の周波数数のクロックを出力として選択するためのセレクタを備えたことを特徴とする。

請求項１７記載の発明は、請求項１６記載の周波数シンセサイザにおいて、前記シングルサイドバンドミキサを複数個持ち、前記高周波直交クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号を掛け合わせる組み合わせを変えることにより、二つの周波数の和と差の周波数それぞれについて、位相の９０度異なるクロックを生成し、前記位相の異なるクロックと前記高周波直交クロックとの中から所望の周波数の出力を選択し、直交クロックとして出力するためのセレクタを備えたことを特徴とする。

請求項１８記載の発明は、高速マルチバンド変調方式を用いた通信機において、前記マルチバンド変調に用いるキャリア信号として、請求項１から１７のいずれか１項記載の周波数シンセサイザで生成されたクロックを使用したことを特徴とする。

請求項１９記載の発明は、複数の周波数のクロックを切り換えて出力する周波数シンセサイズ方法であって、出力クロックの基準となる基準クロックを生成し、前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値を生成し、 前記正弦波値をアナログ信号に変換するＤ／Ａ変換し、前記基準クロックと前記アナログ信号とを掛け合わせて周波数変換を施し、前記生成された信号から所望の周波数の正弦波信号のみを取り出すことを特徴とする。

請求項２０記載の発明は、複数の周波数のクロックを切り換えて出力する周波数シンセサイズ方法であって、出力クロックの基準となる基準クロックを生成し、前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値を生成し、前記正弦波値をアナログ信号に変換し、前記アナログ信号から高調波を取り除いて正弦波に変換し、前記基準クロックと前記正弦波とを掛け合わせて周波数変換を施し、前記ミキサによって生成された信号から所望の周波数の信号のみを取り出すことを特徴とする。

請求項２１記載の発明は、複数の周波数のクロックを切り換えて出力する周波数シンセサイズ方法であって、出力クロックの基準となる基準クロックを生成し、前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成し、前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換し、前記基準クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号とを掛け合わせて周波数変換を施し、前記生成されたそれぞれの信号からそれぞれ所望の周波数の信号のみを取り出すことにより、直交クロックを出力することを特徴とする。

請求項２２記載の発明は、複数の周波数のクロックを切り換えて出力する周波数シンセサイズ方法であって、出力クロックの基準となる基準クロックを生成し、前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成し、前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換し、前記アナログ信号から高調波を取り除いて正弦波及び余弦波に変換し、前記基準クロックと前記正弦波及び前記余弦波とを掛け合わせて周波数変換を施し、前記生成されたそれぞれの信号からそれぞれ所望の周波数の信号のみを取り出すことにより、直交クロックを出力することを特徴とする。

請求項２３記載の発明は、複数の周波数のクロックを切り換えて出力する周波数シンセサイズ方法であって、出力クロックの基準となる基準クロックを生成し、前記基準クロックを分周して位相の９０度異なる高周波直交クロックを生成し、前記基準クロックに基づいてデジタル的にサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成し、前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換し、前記高周波直交クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号とを掛け合わせて二つの入力周波数の和または差の周波数の信号を出力する周波数変換を施すことを特徴とする。

請求項２４記載の発明は、複数の周波数のクロックを切り換えて出力する周波数シンセサイズ方法であって、出力クロックの基準となる基準クロックを生成し、前記基準クロックを分周して位相の９０度異なる高周波直交クロックを生成し、前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成し、前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換し、前記アナログ信号から高調波を取り除いて正弦波及び余弦波に変換し、 前記高周波直交クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号を掛け合わせて二つの入力周波数の和または差の周波数の信号を出力する周波数変換を施すことを特徴とする。

本発明によれば、高精度に生成された基準クロックを元に、デジタル的な演算とＤ／Ａコンバータ、ローパスフィルタを用いて所望の周波数の正弦波信号を発生させ、その正弦波信号を元の基準クロックとミキシングし、適切なフィルタを通す事で所望の周波数の正弦波を生成する事ができる。また、ミキシング後のバンドパスフィルタの中心周波数や、上記正弦波信号を発生させる演算処理、あるいは出力部のセレクタを変化させる事で、基準クロックの周波数を変更する事無く周波数切り換えを行うので、高速な周波数切り換えを実現する事ができる。周波数生成に用いる正弦波信号はデジタル的な演算によって生成されるので、周波数制御を精度良く行う事ができる。

図１に、本発明に係る周波数シンセサイザの第１の実施形態を示す。また、図２は、図１の一部信号のタイミング図の一例であり、図３は、図１の一部信号の周波数成分の一例である。

これらの図に基づき本発明による周波数シンセサイザの詳細説明を行う。
発振部１は基準クロックCLKpを生成する。基準クロックCLKpの周波数はfpである。正弦波生成部２は基準クロックCLKpで動作し、周波数選択信号fselに基づいた演算結果Mを出力するデジタル回路である。

kを正弦波生成部２が動作を開始してからクロックが入力された回数とすると、t = k / fpである。fselが与える周波数をflとすると、k番目の出力M(k)の値は、
M(k)=sin(2・π・fl・k/fp)
である。すなわち、Mは周波数flの正弦波を基準クロックCLKpでサンプリングした出力となる。Ｄ／Ａ変換器３は基準クロックCLKpで動作し、出力M(k)の値をアナログ値に変換してManaとして出力する。

ローパスフィルタ４はManaから高調波を取り除いて正弦波信号とし、CLKlとして出力する。このようにする事で、図２に示すように、CLKlは周波数flのみを周波数成分として含む正弦波信号とする事ができる。

ミキサ５は基準クロックCLKpとCLKlとを掛け合わせてCLKmとして出力する。
図３に示すように、CLKmにはflとfp（とその高調波）との和及び差の周波数が含まれる為、必要な周波数のみを取り出すためにバンドパスフィルタ６（図１参照）を通してCLKoutとして出力する。
なお、図３の例ではフィルタの通過帯域を網点で示してある。このようにして、CLKoutは(fp - fl)、または(fp + fl)の周波数を持つクロックとなる。
(fp - fl)あるいは(fp + fl)のいずれの周波数の信号を取り出すかについてはfselによって選択される。

次に、本発明による周波数シンセサイザの第１の実施形態に用いられる正弦波生成部２の詳細な動作について、図４を用いて説明する。
図４は、図１の正弦波生成部２のブロック図の一例である。

正弦波生成部２は、生成する正弦波信号の位相情報を設定値Phaseとして保持する。遅延回路２３は、Phaseを１クロック遅延させて加算器２２に送り、加算器２２はクロックごとに加算値PincrをPhaseに加算する。また、設定値Phaseは最大値Pmaxを越えると０に戻る循環型変数である。
すなわち加算器２２が行う演算は、
Phase(k) = ( Phase(k-1) + Pincr(k) ) mod Pmax
と表される。この演算を容易にするために、Pmaxは(2ⁿ - 1)の値を持つ事が望ましいが、必ずしもその限りではない。また、Pincrの値はfselによって示される周波数flを元に、加算値演算部２１によって求められる。
Pincr = fl/fp ・Pmax
上記演算によって得られるPincrは、使用するflに対してはなるべく整数となるように、適当なPmaxを選ぶ事が望ましい。もしPincrが小数となる場合は、上記演算の整数部分をPincrとしてクロック毎にPhaseに加算しすると共に、小数部分を誤差Perrとして蓄積させる。
つまり
Pincr = fl/fp・Pmax・Perr
とする。その上でPerrの累積が１を越えた時にはPhaseに(Pincr+1)を加算すればよい。

しかし、この方法を用いたとしても、Pincrの値に丸め誤差が出てしまい、その結果出力される正弦波に波形歪みが出てしまう。また、累積誤差を保持し、誤差が一定値を越えたときにPincrに+1する演算が必要となり、それだけ回路規模の増大に繋がる事になる。
メモリ２５は、それぞれのPhaseの値に対する正弦波出力Mの値を保持しておく。出力部２４は、Phaseを元にメモリ２５から対応するMを呼び出して出力する。Mに必要なビット数は要求されるflの精度によって決定される。

図１に示す本発明に係る周波数シンセサイザの第１の実施形態に用いられる他の構成要素は、一般的に知られている回路を用いて実現する事が出来る。
発振部１には、所望のクロックCLKpを精度良く生成する事が求められる。発振部１に好適に用いられる回路としては、図５に示すような、位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、 以下ＰＬＬ）が挙げられる。

図５は、位相同期ループのブロック図の一例である。
図５においてＶＣＯ１４は、入力電圧VCONTによって出力クロックOUTCLKの発振周波数が変化する発振器である。また、分周器１５は、OUTCLKをＮ分周し、VCLKとする。位相比較器１１は、上記VCLKと基準クロックRCLKとの位相を比較し、その誤差を打ち消すようにVCONTをアップ及びダウンさせる信号UP/DNを出力する。チャージポンプ１２は、UP/DNに基づいてVCONTに流す電流を変化させ、さらにローパスフィルタ１３によってVCONTは平滑化されてＶＣＯ１４に入力される。

このようにする事で、基準クロックRCLKのＮ倍の周波数を持つ出力クロックOUTCLKを高精度に生成する事ができる。本発明においては、ＰＬＬはある一つの周波数を出力するだけで良く、ＰＬＬで使用するＶＣＯ１４のチューニング範囲を狭くする事が可能である。そのためＶＣＯゲインを下げる事ができ、位相雑音の少ないＰＬＬを使用することができるので、精度の良いクロックを生成する事ができる。

Ｄ／Ａ変換器３は、CLKpに基づいてアナログ出力Manaを出力する事が求められる。CLKpの周波数は、場合によってはギガヘルツ帯になる事も考えられ、高周波で動作するＤ／Ａ変換器が求められる。また、Ｄ／Ａ変換のビット数は、要求されるflの精度によって決定される。一般に高速Ｄ／Ａ変換器として知られているものに、図６に示すＲ−２Ｒラダーを用いたものがある。
図６は、Ｒ−２Ｒラダーの一例である。

図６に示す実施形態は入力データＤＡＴＡが４ビットの場合を示している。
図６において、抵抗３０１〜３１０は全て同じ抵抗値を持ち、電流源３１５〜３１８は同じ電流を流す。入力されたデータによってスイッチ３１１〜３１４が切り換わり、その結果出力電圧OUTが生成される。

図６に示す実施形態を用いれば、抵抗は全て同じ抵抗を用いるので、精度良く電圧を生成する事ができ、また、スイッチングには電流を用いる為に高速な動作が可能となる。ローパスフィルタ４は、Manaに含まれるflの高調波を取り除く事が求められる。そのため、カットオフ周波数fcは必要となるflの近傍にある事が望ましいが、一般にfpはflより十分大きいため、図３に示すようにあまり急峻なフィルタは必要とされない。そのため、回路実現が容易である。
一般的に知られているローパスフィルタとしては図７に示すSallen-Key型のフィルタが挙げられる。

図７においてオペアンプ４１が十分にゲインの大きい理想オペアンプだとすると、このフィルタのカットオフ周波数fcは次のように表される。
fc=1/(2・π・sqrt(R1・R2・C1・C2))
ただしR1,R2,C1,C2は図７中にそれぞれ示された抵抗や容量の値である。また、本発明におけるカットオフ周波数fcの設定変更の必要性については後述する。
ミキサ５はCLKpとCLKlとを掛け合わせて周波数変換を行う回路である。
一般に知られているミキサとしては、図８に示すシングルバランスミキサが挙げられるが、必ずしもこれを用いる必要はない。

図８において、５１、５２、５３は電界効果トランジスタ、５４、５５は抵抗を示す。
CLKpの周波数をfpとし、CLKlの周波数をflとして両者の積を取ると、三角関数の公式により、
sin(2・π・fp・t)・sin(2・π・fl・t)
=-1/2[cos(2・π・(fp+fl)・t)-cos(2・π・(fp-fl)・t)]
となり、ミキサ出力CLKmには(fp-fl)、(fp+fl)の周波数成分が現れる。

また、一般にミキサ雑音低減のためにはCLKpは矩形波である事が求められ、そのためCLKpにはfpの奇数次高調波成分も含まれる。従って、CLKmに含まれる周波数成分にもfpの高調波が現れるので、CLKmの周波数成分は
[(fp-fl),(fp + fl),(3・fp-fl) , (3・fp+fl),…]
となる。

さらに、ミキサのCLKlに対する非線形性によってはflの高調波も現れる。詳細は後述するが、これは本実施形態においては好ましい事ではない。そのため、本実施形態のミキサにおいてはCLKlに対する応答は線形である事が望まれる。

バンドパスフィルタ６は、様々な周波数成分が含まれるCLKmから所望の周波数成分だけを取り出すためのものである。CLKmから取り出される周波数帯は、その用途にもよるが、しばしばギガヘルツ帯域の信号を取り出す必要がある。
ギガヘルツ帯で使用するバンドパスフィルタとして一般に知られているものに、図９に示すＬＣ共振型のものが挙げられる。これは図中に示すインダクタ６２とキャパシタ６３によって決まる共振周波数の帯域の信号を通過させるバンドパスフィルタであり、その中心周波数fbpfは図９に示す回路の負荷インピーダンスが最大となる周波数なので、以下の様に表される。
fbpf=1/(2・π・sqrt(L・C))

また、図１においてミキサ５から出力されたCLKmからバンドパスフィルタ６が取り出す周波数を(fl-fp)とするか(fl+fp)とするかは、周波数選択信号fselによってfbpfを変化させる事で決める事ができる。その際には図９の構成例ではインダクタ６２またはキャパシタ６３を可変とする事で中心周波数fbpfを変更する事ができる。
前述したように、CLKmには少なくとも(fl+fp)と(fl-fp)の周波数成分が含まれる。このため、バンドパスフィルタ６（図１参照）の帯域幅は2・fl以下である事が求められる。また、一般にfl<<fpであるので、2・flの帯域幅を持つバンドパスフィルタであればfpの高調波成分に由来する帯域[(3・fp-fl),(3・fp+fl),…]は十分落とす事ができる。

ところが、図１０に示すように、ミキサ５のCLKlに対する非線形性によって、CLKmに含まれる周波数成分においてflの高調波成分が顕著になる場合、帯域幅2・fpのフィルタではサイドバンドが残ってしまう。そのため、より狭帯域なフィルタ特性を求められる事となり、回路的に実現が困難となる。従って、ミキサ５のCLKlに対する応答は線形である事が求められる。

以上説明した実施形態においては、flを可変とする事も可能である。その際の周波数設定はfselを変更して行う。また、正弦波生成部２やバンドパスフィルタ６について、全ての所望の周波数で動作するように考慮して回路を作成する必要がある。

しかしローパスフィルタ４については、そのフィルタ特性は比較的緩いもので構わないので、場合によってはカットオフ周波数fcは固定で構わない。あるいは、flが固定である場合には、図１１のような構成も有用である。
図１１は、本発明による周波数シンセサイザの変形例を示すブロック図である。
これは、図１の実施形態におけるバンドパスフィルタ６の代わりに、バンドパスフィルタ７ａ，７ｂを二つ並列に設け、それぞれの中心周波数を(fp-fl),(fp+fl)とした上で、それぞれの出力をセレクタ８によって選択してCLKoutとして出力するようにしたものである。このようにする事により、バンドパスフィルタ７ａ，７ｂには周波数切り換え回路を設ける必要が無くなり、より急峻なフィルタを容易に実現する事ができるようになる。また、周波数選択がセレクタによって行われるので、より高速な周波数切り換えを実現する事ができる。

以上説明したように、本発明による周波数シンセサイザの第１の実施形態によれば、高精度に生成されたCLKpを元にしてデジタル演算を行い、Ｄ／Ａ変換器とローパスフィルタを用いる事で高精度な正弦波CLKlを発生させ、それをCLKpとミキシングし、得られた信号から所望の周波数をバンドパスフィルタを通して取り出す事により、(fp-fl)と(fp+fl)という二つの周波数を高精度に生成し、且つ高速に切り換える事ができる。

また、周波数シンセサイザに用いるＰＬＬは一つでよいので、回路規模や消費電力の面で有利である。さらに、flを可変とする事で、回路が動作する帯域内であれば何種類でも周波数を生成する事ができる。また、この周波数変換はデジタル的に生成する正弦波を元に行うので、高速に周波数を切り換える事ができる。また、本発明による周波数シンセサイザを受信系に用いた場合、送信されたデータとの周波数誤差を検出し、その誤差を無くすようにflを制御する事で、受信データを精度良く復元する事ができる。ここでも周波数制御はデジタル的に行う事ができるので、比較的容易に精度良く周波数制御を実現する事が可能である。

次に、図１２は、本発明による周波数シンセサイザの第２の実施形態を示す図である。
これは上記第１の実施形態に、セレクタ９を追加したものであり、図１１に示した部材と同様の部材には共通の符号を用いた。
セレクタ９の出力はfselによって決められる。このようにする事で、周波数シンセサイザからは(fp-fl),fp,(fp+fl)という三つの周波数を高精度に生成する事ができる。周波数切り換え速度はバンドパスフィルタ６とセレクタ９との切り換え速度で決まるので、高速な切り換えを実現する事ができる。
また、周波数シンセサイザに用いるＰＬＬは一つでよいので、回路規模や消費電力の面で有利である。さらに、flを可変とする事で、回路が動作する帯域内であれば何種類でも周波数を生成する事ができる。また、この周波数変換はデジタル的に生成する正弦波を元に行うので、高速に周波数を切り換える事ができる。本実施形態において、flが固定である場合には、図１３の構成も有用である。

図１３は、本発明による周波数シンセサイザの変形例を示すブロック図である。
これは、図１２の実施形態におけるバンドパスフィルタ６の代わりに、バンドパスフィルタ７ａ，ｂを二つ並列に設け、それぞれの中心周波数を(fp-fl),(fp+fl)とした上で、それぞれの出力とCLKpをセレクタ１０によって選択してCLKoutとして出力するようにしたものである。

このようにする事により、バンドパスフィルタ７ａ，ｂには周波数切り換え回路を設ける必要が無くなり、より急峻なフィルタを容易に実現する事ができるようになる。また、周波数選択がセレクタによって行われるので、より高速な周波数切り換えを実現する事ができる。

図１４は、本発明による周波数シンセサイザの第３の実施形態を示す図である。
図１４に示す実施形態は、図１に示した実施形態と同様に、発振部１は周波数fpのクロックCLKpを生成する。正余弦波発生部７１はCLKpで動作し、周波数選択信号fselに基づいた演算結果MsinとMcosとを出力するデジタル回路である。kを正余弦波生成部７１が動作を開始してからクロックが入力された回数とすると、t=k/fpである。fselが与える周波数をflとすると、k番目の出力Msin(k),Mcos(k)の値はそれぞれ
Msin(k)=sin(2・π・fl・k/fp)
Mcos(k)=cos(2・π・fl・k/fp)
である。

すなわち、Msinは周波数flの正弦波をCLKpでサンプリングした出力となり、McosはMsinの位相を９０度シフトした出力となる。Ｄ／Ａ変換器７２ａ，７２ｂは図１の実施形態におけるＤ／Ａ変換器３を並列にしたものであり、ローパスフィルタ７３ａ，７３ｂは図１の実施形態におけるローパスフィルタ４を並列にしたものであり、ミキサ７４ａ，７４ｂは図１の実施形態におけるミキサ５を並列にしたものであり、バンドパスフィルタ７５ａ，７５ｂは図１の実施形態におけるバンドパスフィルタ６を並列にしたものである。

従って、それらの動作はそれぞれ図１の実施形態のものと同様である。つまり、Ｄ／Ａ変換器７２ａ，７２ｂはMsin,McosをそれぞれMana_sin,Mana_cosに変換し、ローパスフィルタ７３ａ，７３ｂはMana_sin,Mana_cosから高調波を取り除いてCLKl_sin,CLKl_cosとする。CLKl_sinとCLKl_cosとは周波数成分flのみを持ち、位相は９０度異なる。ミキサ７４ａ，７４ｂはCLKl_sin,CLKl_cosにそれぞれCLKpを掛け合わせ、CLKm_I,CLKm_Qとする。
三角関数の公式により
CLKm_I:sin(2・π・fp・t)・sin(2・π・fl・t)
=-1/2[cos(2・π・(fp+fl)・t)-cos(2・π・(fp-fl)・t)]
CLKm_Q:sin(2・π・fp・t)・cos(2・π・fl・t)
=1/2 [sin(2・π・(fp+fl)・t)+sin(2・π・(fp-fl)・t)]
となるので、CLKm_IとCLKm_Qとを入力するバンドパスフィルタ７５ａ，７５ｂの中心周波数をfbpf=(fp+fl)としておけば、得られる出力CLKoutIとCLKoutQとは９０度シフトした位相関係を持つクロックとして得られる。
fselによって正余弦波発生部７１で生成される出力Msin,Mcosの周波数成分flの正負を切り換える事で、(fp-fl)の周波数成分についてもCLKoutIとCLKoutQとの位相関係を維持したクロックを生成する事ができる。

また、本発明による周波数シンセサイザの第３の実施形態に用いられる正余弦波生成部７１は、図４に示した正弦波生成部のメモリ２５に正弦波出力Msin及び余弦波出力Mcosの値を保持しておき、与えられたPhaseに対する値をそれぞれ出力部２４から出力する構成で実現する事ができる。
あるいは、flが固定である場合には、図１５のような構成も有用である。

図１５は、本発明による周波数シンセサイザの変形例を示すブロック図である。
これは、図１４の実施形態におけるバンドパスフィルタ７５ａ，７５ｂの代わりに、バンドパスフィルタ７６ａ〜７６ｄをそれぞれ二つずつ並列に配し、それぞれの出力をセレクタ７７ａ，７７ｂによって選択してCLKoutI,CLKoutQとして出力するようにしたものであるたものである。

このようにする事により、バンドパスフィルタ７６ａ〜７６ｄには周波数切り換え回路を設ける必要が無くなり、より急峻なフィルタを容易に実現する事ができるようになる。また、図１５中バンドパスフィルタ７６ａ，７６ｃの中心周波数を(fp-fl)、バンドパスフィルタ７６ｂ，７６ｄの中心周波数を(fp+fl)とする事により、flの正負を変更しなくてもCLKoutIとCLKoutQとの位相関係を保ったまま９０度シフトしたクロックを得る事ができるので、正余弦波生成部７１の構成を簡易なものとする事ができる。また、周波数選択がセレクタによって行われるので、より高速な周波数切り換えを実現する事ができる。

以上説明したように、本発明による周波数シンセサイザの第３の実施形態によれば、高精度に生成されたCLKpを元にしてデジタル演算を行い、Ｄ／Ａ変換器とローパスフィルタを用いる事で高精度な正弦波と余弦波を発生させ、それをCLKpとミキシングし、そこから所望の周波数を、バンドパスフィルタを通して取り出す事により、(fp-fl)と(fp+fl)という二つの周波数を持ち、９０度位相の異なる二つのクロックを高精度に生成し、且つ高速に切り換える事ができる。また、それらのクロックは直交ダウンコンバージョンに適用する事ができる。

また、周波数シンセサイザに用いるＰＬＬは一つでよいので、回路規模や消費電力の面で有利である。また、９０度位相をシフトするための位相シフタも必要ないので、回路規模を小さくする事ができる。さらに、flを可変とする事で、回路が動作する帯域内であれば何種類でも周波数を生成する事ができる。また、この周波数変換はデジタル的に生成する正余弦波を元に行うので、高速に周波数を切り換える事ができる。また、本発明による周波数シンセサイザを受信系に用いた場合、送信されたデータとの周波数誤差を検出し、その誤差を無くすようにflを制御する事で、受信データを精度良く復元する事ができる。ここでも周波数制御はデジタル的に行う事ができるので、比較的容易に精度良く周波数制御を実現する事が可能である。

次に、図１６は、本発明による周波数シンセサイザの第４の実施形態を示す図である。
発振部７８は、周波数2・fpのクロックCLKp2を生成する。分周器７９は、CLKp2を二分周し、位相の９０度異なるクロックCLKpI及びCLKpQとして出力する。そのような分周器は、例えば図１７のようなラッチ９０ａ，９０ｂを用いた構成で容易に実現する事ができる。
CLKpI,CLKpQはそれぞれ周波数fpのクロックである。正余弦波発生部７１はCLKp2またはその分周クロックで動作し、周波数選択信号fselに基づいた演算結果MsinとMcosを出力するデジタル回路である。正余弦波発生部７１の動作については図１４のものと同様であるので詳細は省略する。また、Ｄ／Ａ変換器７２ａ，７２ｂ、ローパスフィルタ７３ａ，７３ｂ、の動作もそれぞれ図１４の実施形態のものと同様である。

すなわち、図１６中CLKl_sinとCLKl_cosとは周波数成分flのみを持ち、位相は９０度異なる正弦波である。シングルサイドバンドミキサ（Ｓｉｎｇｌｅ Ｓｉｄｅ Ｂａｎｄ，以下ＳＳＢミキサ）８０は、通常のミキサ８１ａ，８１ｂと加算器８２とからなる。図１６中のミキサ８１ａ，８１ｂの出力はそれぞれ
CLKm_a:sin(2・π・fp・t)・sin(2・π・fl・t)
=-1/2[cos(2・π・(fp+fl)・t)-cos(2・π・(fp-fl)・t)]
CLKm_b:cos(2・π・fp・t)・cos(2・π・fl・t)
=1/2[cos(2・π・(fp+fl)・t)+cos(2・π・(fp-fl)・t)]
となるので、
CLKout=CLKm_a+CLKm_b=cos(2・π・(fp-fl)・t)
となり、(fp-fl)の周波数のみを持つクロックを得る事ができる。

実際はCLKm_a,CLKm_bにはfpの三次高調波成分が含まれるのでCLKoutにもその効果を考慮する必要があるが、fpがギガヘルツ帯に及ぶ場合はfpの高調波は回路そのものの帯域を越えてしまうので、特にフィルタ等を設ける必要はない。
逆に、fpの高調波が問題となる場合は、CLKoutにローパスフィルタをかけて高調波を取り除けばよい。

このように、ＳＳＢミキサを用いれば、通常のミキサでは複数発生する出力周波数を互いに打ち消す事によって、バンドパスフィルタを用いることなく、一つの周波数のみを取り出す事ができる。

以上説明したように、本発明による周波数シンセサイザの第４の実施形態によれば、高精度に生成されたCLKp2を元にしてデジタル演算を行い、Ｄ／Ａ変換器とローパスフィルタとを用いる事で高精度な正弦波と余弦波を発生させ、それをCLKp2を分周したクロックとミキシングする事により、(fp-fl)という周波数を持つクロックを高精度に生成する事ができる。
周波数ミキシングにＳＳＢミキサを用いる事で、バンドパスフィルタを用いることなく周波数変換を行う事ができ、更なる回路規模の削減に繋がる。また、周波数シンセサイザに用いるＰＬＬは一つでよいので、回路規模や消費電力の面で有利である。さらに、flを可変とする事で、回路が動作する帯域内であれば何種類でも周波数を生成する事ができる。また、この周波数変換はデジタル的に生成する正余弦波を元に行うので、高速に周波数を切り換える事ができる。また、本発明による周波数シンセサイザを受信系に用いた場合、送信されたデータとの周波数誤差を検出し、その誤差を無くすようにflを制御する事で、受信データを精度良く復元する事ができる。ここでも周波数制御はデジタル的に行う事ができるので、比較的容易に精度良く周波数制御を実現する事が可能である。

図１８は、本発明による周波数シンセサイザの変形例を示すブロック図である。
また、図１８のようにＳＳＢミキサ８３に加算器８４ａと減算器８４ｂとを持たせる事で、
CLKout1=CLKm_a+CLKm_b=cos(2・π・(fp-fl)・t)
CLKout2=-CLKm_a+CLKm_b=cos(2・π・(fp+fl)・t)となり、
(fp-fl)と(fp+fl)という周波数を一度に生成する事ができる。
この二つのクロック、あるいはそれにCLKpIまたはCLKpQを加えた三つのクロックから出力を選択するようなセレクタ８５を追加する事で、flの変更をせずに周波数切り換えを行う事ができる。

このようにする事で、正余弦波生成部７１にflの制御が不要となるため回路が単純なものとなり、容易に実現する事が可能となる。

次に、図１９は、本発明による周波数シンセサイザの第５の実施形態を示す図である。
発振部７８、分周器７９、正余弦波発生部７１、Ｄ／Ａ変換器７２ａ，７２ｂ、ローパスフィルタ７３ａ，７３ｂの動作はそれぞれ図１６に示した実施形態と同様であるので、詳細は省略する。
すなわち、図１８中CLKpIとCLKpQとは周波数fpのクロックであり、その位相は９０度異なる。また、CLKl_sinとCLKl_cosとは周波数成分flのみを持ち、位相は９０度異なる正弦波である。ＳＳＢミキサ８６ａ，８６ｂはそれぞれ通常のミキサ８７ａ〜８７ｄと加算器８８ａ，８８ｃ、減算器８８ｂ，８８ｄからなる。
ＳＳＢミキサを用いれば、図１９中のミキサ８１ａ〜８１ｄの出力はそれぞれ
CLKm_a:sin(2・π・fp・t)・sin(2・π・fl・t)
=-1/2[cos(2・π・(fp+fl)・t)-cos(2・π・(fp-fl)・t)]
CLKm_b:cos(2・π・fp・t)・cos(2・π・fl・t)
=1/2[cos(2・π・(fp+fl)・t)+cos(2・π・(fp-fl)・t)]
CLKm_c:sin(2・π・fp・t)・cos(2・π・fl・t)
=1/2[sin(2・π・(fp+fl)・t)+sin(2・π・(fp-fl)・t)]
CLKm_d:cos(2・π・fp・t)・sin (2・π・fl・t)
=1/2[sin(2・π・(fp+fl)・t)-sin(2・π・(fp-fl)・t)]
となる。これらをそれぞれ加算器８４ａ，８４ｃ及び減算器８４ｂ，８４ｄによって加減算を行うと、
CLKout1I=CLKm_a+CLKm_b=cos(2・π・(fp-fl)・t)
CLKout1Q=-CLKm_c+CLKm_d=-sin(2・π・(fp-fl)・t)
CLKout2I=CLKm_c+CLKm_d=sin(2・π・(fp+fl)・t)
CLKout2Q=-CLKm_a+CLKm_b=cos(2・π・(fp+fl)・t)
となり、それぞれ周波数(fp-fl),(fp+fl)で位相が９０度異なる計四つのクロックを同時に生成する事ができる。必要であればＳＳＢミキサ８６ａ，８６ｂの後段にローパスフィルタを備えても良い。セレクタ８９ａ，８９ｂはこれら四つのクロックまたは、それにCLKpI,CLKpQを加えた六つのクロックからfselに基づいて適当な二つのクロックを選択し、それぞれCLKoutI,CLKoutQとして出力する。

また、必要であるならば、周波数選択信号fselによってflを変更する事で、ＳＳＢミキサ８６ａ，８６ｂから得られる出力周波数を変更する事も可能である。

以上説明したように、本発明による周波数シンセサイザの第５の実施形態によれば、高精度に生成されたCLKp2を元にしてデジタル演算を行い、Ｄ／Ａ変換器とローパスフィルタを用いる事で高精度な正弦波と余弦波を発生させ、それをCLKp2を分周したクロックとミキシングする事により、(fp-fl),fp,(fp+fl)という周波数を持ち、互いに位相が９０度異なるクロックを高精度に生成する事ができる。周波数ミキシングにＳＳＢミキサを用いる事で、バンドパスフィルタを用いることなく周波数変換を行う事ができ、更なる回路規模の削減に繋がる。また、それらのクロックは直交ダウンコンバージョンに適用する事ができる。また、周波数シンセサイザに用いるＰＬＬは一つでよいので、回路規模や消費電力の面で有利である。さらに、flの正負を変更しなくてもCLKoutIとCLKoutQとの位相関係を保ったまま９０度シフトしたクロックを得る事ができるので、正余弦波生成部７１の構成を簡易なものとする事ができる。また、周波数選択がセレクタによって行われるので、より高速な周波数切り換えを実現する事ができる。さらに、flを可変とする事で、回路が動作する帯域内であれば何種類でも周波数を生成する事ができる。また、この周波数変換はデジタル的に生成する正余弦波を元に行うので、高速に周波数を切り換える事ができる。また、本発明による周波数シンセサイザを受信系に用いた場合、送信されたデータとの周波数誤差を検出し、その誤差を無くすようにflを制御する事で、受信データを精度良く復元する事ができる。

ここでも周波数制御はデジタル的に行う事ができるので、比較的容易に精度良く周波数制御を実現する事が可能である。高速無線の規格として注目されており、Ｕｌｔｒａ Ｗｉｄｅ Ｂａｎｄ（ＵＷＢ）やワイヤレスＵＳＢへの使用が検討されているマルチバンドＯＦＤＭ方式においては、そのモード１では、キャリア周波数として3432MHz, 3960MHz, 4488MHzの３つの帯域を時間軸で切り換えて利用する事が定められている。また、周波数切り換え時間は9.5ns以下とする事が求められている。また、マルチバンドＯＦＤＭは位相変調方式であり、ダイレクトコンバージョンに際しては直交ダウンコンバージョンを行う必要がある。

そこで、本発明周波数シンセサイザの第５の実施形態においてfp=3960MHz、fl=528MHzとすれば、(fp-fl)=3432MHz、(fp+fl)=4488MHzとなり、規格に見合った周波数を高精度に生成する事ができ、且つ高速に切り換える事ができ、直交ダウンコンバージョンの使用にも適したクロックを生成する事ができる。また、上記の実施形態は全て二つないし三つの周波数を生成する構成となっているが、必ずしもこの限りではなく、正弦波生成部以下の回路を並列に並べる事で、一つの基準クロックCLKpから多数の周波数を同時に生成する事ができる。

〔効果の説明〕
以上説明したように、本発明によれば、高精度に生成された基準クロックを元に、デジタル的な演算とＤ／Ａコンバータ、ローパスフィルタを用いて所望の周波数の正弦波を発生させ、その正弦波を元の基準クロックとミキシングし、適切なフィルタを通す事で所望の周波数を生成する事ができる。

また、ミキシング後のバンドパスフィルタの中心周波数や、上記正弦波を発生させる演算処理、あるいは出力部のセレクタを変化させる事で、基準クロックの周波数を変更する事無く周波数切り換えを行うので、高速な周波数切り換えを実現する事ができる。周波数生成に用いる正弦波はデジタル的な演算によって生成されるので、周波数制御を精度良く行う事ができる。

また、これらの周波数生成に用いる基準クロックは一種類で良く、そのために必要な発振回路は一つでよい。そのため、回路規模や消費電力の低減に繋がる。

また、上記出力クロックはダイレクトコンバージョンに必要な直交クロックとして生成する事も可能である。クロックの位相はデジタル的に生成されるので、位相シフタを用いる事無く精度良く直交クロックを生成する事ができ、回路規模や消費電力の低減に繋がる。

また、周波数生成に用いるミキサとしてＳＳＢミキサを使用すれば、バンドパスフィルタを用いる事無く所望の周波数を生成する事ができる。このようにする事で、ギガヘルツ帯のバンドパスフィルタに必要となるインダクタを削減する事ができ、チップサイズの大幅な低減に繋がる。

また、この周波数シンセサイザをマルチバンドＯＦＤＭに代表されるマルチバンド系のデータ変調方式のキャリア生成に用いているので、高精度なクロックを高速に切り換える事で、高品質なデータを送受信する事ができる。

本発明は、高速シリアル伝送や無線電気通信ネットワークにおける端末装置に使用されるマルチバンド周波数シンセサイザに利用することができる。

本発明による周波数シンセサイザの第１の実施形態を示すブロック図である。 図１の一部信号のタイミング図の一例である。 図１の一部信号の周波数成分の一例である。 図１の正弦波生成部２のブロック図の一例である。 位相同期ループのブロック図の一例である。 Ｒ−２Ｒラダーの一例である。 Sallen-Key型のフィルタのブロック図の一例である。 シングルバランスミキサの回路図の一例である。 バンドパスフィルタの回路図の一例である。 図１の一部信号の周波数成分の一例である 本発明による周波数シンセサイザの変形例を示すブロック図である。 本発明による周波数シンセサイザの第２の実施形態を示す図である。 本発明による周波数シンセサイザの変形例を示すブロック図である。 本発明による周波数シンセサイザの第３の実施形態を示す図である。 本発明による周波数シンセサイザの変形例を示すブロック図である。 本発明による周波数シンセサイザの第４の実施形態を示す図である。 分周器の一例を示すブロック図である。 本発明による周波数シンセサイザの変形例を示すブロック図である。 本発明による周波数シンセサイザの第５の実施形態を示す図である。

符号の説明

１ 発振部
２ 正弦波生成部
３ Ｄ／Ａ変換器
４ ローパスフィルタ
５ ミキサ
６ バンドパスフィルタ

Claims (24)

1. 複数の周波数のクロックを切り換えて出力する周波数シンセサイザであって、
   出力クロックの基準となる基準クロックを生成する発振部と、
   前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値を生成する正弦波生成部と、
   前記正弦波値を正弦波信号に変換するＤ／Ａ変換器と、
   前記基準クロックと前記アナログ信号とを掛け合わせて周波数変換を施すミキサと、
   前記ミキサによって生成された信号から所望の周波数の信号のみを取り出すバンドパスフィルタとを備えたことを特徴とする周波数シンセサイザ。
2. 複数の周波数のクロックを切り換えて出力する周波数シンセサイザであって、
   出力クロックの基準となる基準クロックを生成する発振部と、
   前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値を生成する正弦波生成部と、
   前記正弦波値をアナログ信号に変換するＤ／Ａ変換器と、
   前記アナログ信号から高調波を取り除いて正弦波に変換するローパスフィルタと、
   前記基準クロックと前記正弦波とを掛け合わせて周波数変換を施すミキサと、
   前記ミキサによって生成された信号から所望の周波数の信号のみを取り出すバンドパスフィルタとを備えたことを特徴とする周波数シンセサイザ。
3. 請求項１または２記載の周波数シンセサイザにおいて、
   前記正弦波生成部が、出力するデータの位相情報を保持し、基準クロック周波数と所望のクロックの周波数とに基づいた演算によって求められる角速度データを加減算することで位相情報を更新し、前記位相情報に基づいた出力値をあらかじめ用意しておいたメモリから呼び出すことで前記正弦波値を生成することを特徴とする周波数シンセサイザ。
4. 請求項３記載の周波数シンセサイザにおいて、
   前記正弦波生成部の角速度データを周波数選択信号により変更することにより前記正弦波値の周波数を変更し、前記バンドパスフィルタに前記周波数選択信号を入れて前記バンドパスフィルタの中心周波数を変更することにより出力クロックの周波数を変更することを特徴とする周波数シンセサイザ。
5. 請求項１から３のいずれか１項記載の周波数シンセサイザにおいて、
   中心周波数を固定とした複数のバンドパスフィルタと、前記各バンドパスフィルタの出力の中から所望の周波数のクロックを出力として選択するためのセレクタとを備えたことを特徴とする周波数シンセサイザ。
6. 請求項１から５のいずれか１項記載の周波数シンセサイザにおいて、
   クロック出力部に、前記バンドパスフィルタの出力の他に、前記基準クロックを出力として選択できるセレクタを備えたことを特徴とする周波数シンセサイザ。
7. 複数の周波数のクロックを切り換えて出力する周波数シンセサイザであって、
   出力クロックの基準となる基準クロックを生成する発振部と、
   前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成する正余弦波生成部と、
   前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換するＤ／Ａ変換器と、
   前記基準クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号とを掛け合わせて周波数変換を施すミキサと、
   前記ミキサによって生成されたそれぞれの信号からそれぞれ所望の周波数の正弦波信号のみを取り出すバンドパスフィルタとを備えることにより、直交クロックを出力することを特徴とする周波数シンセサイザ。
8. 複数の周波数のクロックを切り換えて出力する周波数シンセサイザであって、
   出力クロックの基準となる基準クロックを生成する発振部と、
   前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成する正余弦波生成部と、
   前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換するＤ／Ａ変換器と、
   前記アナログ信号から高調波を取り除いて正弦波及び余弦波に変換するローパスフィルタと、
   前記基準クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号とを掛け合わせて周波数変換を施すミキサと、
   前記ミキサによって生成されたそれぞれの信号からそれぞれ所望の周波数の信号のみを取り出すバンドパスフィルタとを備えることにより、直交クロックを出力することを特徴とする周波数シンセサイザ。
9. 請求項７または８記載の周波数シンセサイザにおいて、
   前記正余弦波生成部が、出力するデータの位相情報を保持し、基準クロック周波数と所望のクロックの周波数に基づいた演算によって求められる角速度データを加減算することで位相情報を更新し、前記位相情報に基づいた出力値をあらかじめ用意しておいたメモリから呼び出すことで正弦波値及び余弦波値を生成することを特徴とする周波数シンセサイザ。
10. 請求項９記載の周波数シンセサイザにおいて、
    前記正余弦波生成部の角速度データを周波数選択信号により変更することで、前記正弦波値及び前記余弦波値の周波数を変更し、前記バンドパスフィルタに前記周波数選択信号を入力してバンドパスフィルタの中心周波数を変更することで、出力される直交クロックの周波数を変更することを特徴とする周波数シンセサイザ。
11. 請求項７から１０のいずれか１項記載の周波数シンセサイザにおいて、
    中心周波数を固定とした複数のバンドパスフィルタと、前記各バンドパスフィルタの出力の中から所望の周波数のクロックを出力として選択するためのセレクタとを備えたことを特徴とする周波数シンセサイザ。
12. 複数の周波数のクロックを切り換えて出力する周波数シンセサイザであって、
    出力クロックの基準となる基準クロックを生成する発振部と、
    前記基準クロックを分周して位相の９０度異なる高周波直交クロックを生成する分周器と、
    前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成する正余弦波生成部と、
    前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換するＤ／Ａ変換器と、
    前記高周波直交クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号とを掛け合わせて二つの入力周波数の和または差の周波数を出力する周波数変換を施すシングルサイドバンドミキサとを備えたことを特徴とする周波数シンセサイザ。
13. 複数の周波数のクロックを切り換えて出力する周波数シンセサイザであって、
    出力クロックの基準となる基準クロックを生成する発振部と、
    前記基準クロックを分周して位相の９０度異なる高周波直交クロックを生成する分周器と、
    前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成する正余弦波生成部と、
    前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換するＤ／Ａ変換器と、
    前記アナログ信号から高調波を取り除いて正弦波信号及び余弦波信号に変換するローパスフィルタと、
    前記高周波直交クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号とを掛け合わせて二つの入力周波数の和または差の周波数の信号を出力する周波数変換を施すシングルサイドバンドミキサとを備えたことを特徴とする周波数シンセサイザ。
14. 請求項１２または１３記載の周波数シンセサイザにおいて、
    前記正余弦波生成部が、出力するデータの位相情報を保持し、基準クロック周波数と所望のクロックの周波数に基づいた演算によって求められる角速度データを加減算することで位相情報を更新し、前記位相情報に基づいた出力値をあらかじめ用意しておいたメモリから呼び出すことで正弦波値及び余弦波値を生成することを特徴とする周波数シンセサイザ。
15. 請求項１４記載の周波数シンセサイザにおいて、
    前記正余弦波生成部の角速度データを周波数選択信号により変更することで、前記正弦波値の周波数及び前記余弦波値の周波数を変更し、出力クロックの周波数を変更することを特徴とする周波数シンセサイザ。
16. 請求項１２から１５のいずれか１項記載の周波数シンセサイザにおいて、
    前記シングルサイドバンドミキサは二つの周波数の和及び差の周波数を持つ二つのクロックを出力し、前記出力クロックの中から所望の周波数数のクロックを出力として選択するためのセレクタを備えたことを特徴とする周波数シンセサイザ。
17. 請求項１６記載の周波数シンセサイザにおいて、
    前記シングルサイドバンドミキサを複数個持ち、前記高周波直交クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号を掛け合わせる組み合わせを変えることにより、二つの周波数の和と差の周波数それぞれについて、位相の９０度異なるクロックを生成し、前記位相の異なるクロックと前記高周波直交クロックとの中から所望の周波数の出力を選択し、直交クロックとして出力するためのセレクタを備えたことを特徴とする周波数シンセサイザ。
18. 高速マルチバンド変調方式を用いた通信機において、
    前記マルチバンド変調に用いるキャリア信号として、請求項１から１７のいずれか１項記載の周波数シンセサイザで生成されたクロックを使用したことを特徴とする通信機。
19. 複数の周波数のクロックを切り換えて出力する周波数シンセサイズ方法であって、
    出力クロックの基準となる基準クロックを生成し、
    前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値を生成し、
    前記正弦波値をアナログ信号に変換するＤ／Ａ変換し、
    前記基準クロックと前記アナログ信号とを掛け合わせて周波数変換を施し、
    前記生成された信号から所望の周波数の正弦波信号のみを取り出すことを特徴とする周波数シンセサイズ方法。
20. 複数の周波数のクロックを切り換えて出力する周波数シンセサイズ方法であって、
    出力クロックの基準となる基準クロックを生成し、
    前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値を生成し、
    前記正弦波値をアナログ信号に変換し、
    前記アナログ信号から高調波を取り除いて正弦波に変換し、
    前記基準クロックと前記正弦波とを掛け合わせて周波数変換を施し、
    前記ミキサによって生成された信号から所望の周波数の信号のみを取り出すことを特徴とする周波数シンセサイズ方法。
21. 複数の周波数のクロックを切り換えて出力する周波数シンセサイズ方法であって、
    出力クロックの基準となる基準クロックを生成し、
    前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成し、
    前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換し、
    前記基準クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号とを掛け合わせて周波数変換を施し、
    前記生成されたそれぞれの信号からそれぞれ所望の周波数の信号のみを取り出すことにより、直交クロックを出力することを特徴とする周波数シンセサイズ方法。
22. 複数の周波数のクロックを切り換えて出力する周波数シンセサイズ方法であって、
    出力クロックの基準となる基準クロックを生成し、
    前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成し、
    前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換し、
    前記アナログ信号から高調波を取り除いて正弦波及び余弦波に変換し、
    前記基準クロックと前記正弦波及び前記余弦波とを掛け合わせて周波数変換を施し、
    前記生成されたそれぞれの信号からそれぞれ所望の周波数の信号のみを取り出すことにより、直交クロックを出力することを特徴とする周波数シンセサイズ方法。
23. 複数の周波数のクロックを切り換えて出力する周波数シンセサイズ方法であって、
    出力クロックの基準となる基準クロックを生成し、
    前記基準クロックを分周して位相の９０度異なる高周波直交クロックを生成し、
    前記基準クロックに基づいてデジタル的にサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成し、
    前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換し、
    前記高周波直交クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号とを掛け合わせて二つの入力周波数の和または差の周波数の信号を出力する周波数変換を施すことを特徴とする周波数シンセサイズ方法。
24. 複数の周波数のクロックを切り換えて出力する周波数シンセサイズ方法であって、
    出力クロックの基準となる基準クロックを生成し、
    前記基準クロックを分周して位相の９０度異なる高周波直交クロックを生成し、
    前記基準クロックに基づいてサンプリングされた所望の周波数の正弦波値と、前記正弦波から位相が９０度異なる余弦波値とを生成し、
    前記正弦波値と前記余弦波値とをそれぞれアナログ信号に変換し、
    前記アナログ信号から高調波を取り除いて正弦波及び余弦波に変換し、
    前記高周波直交クロックと前記正弦波値のアナログ信号及び前記余弦波値のアナログ信号を掛け合わせて二つの入力周波数の和または差の周波数の信号を出力する周波数変換を施すことを特徴とする周波数シンセサイズ方法。

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