JP3427810B2 - 同期化回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特に直列に接続さ
れたフリップフロップを備える同期化回路に属する。

【０００２】

【従来の技術】従来、特開平１０−１３５９３８号公報
に示すように、非同期信号を同期化する場合、フリップ
フロップを２段直列に接続し、それぞれのフリップフロ
ップのクロックを共通に接続している。しかしこの場
合、前段のフリップフロップのクロック信号と後段のフ
リップフロップのクロック信号との間の１クロックで、
メタステーブル状態が回復することを前提として、フリ
ップフロップの直列２段接続の構成としていた。その
為、メタステーブル状態が１クロック以上続く場合、周
期を長くする必要がある為、クロックの周波数を下げな
ければならない。ここで、メタステーブル状態とは、フ
リップフロップのデータに対するセットアップ時間およ
びホールド時間が経過する前にクロックが立上がった、
または立下がった場合に起きるもので、フリップフロッ
プの出力が、ハイレベルまたはロウレベル、またはハイ
レベルでもロウレベルでもない不安定な状態になること
である。

【０００３】メタステーブル状態の回復時間ｔｍｅｔ
が、１クロック≦ｔｍｅｔ＜２クロックの場合の、従来
の同期化回路の回路図を図１２に示す。図１２おいて、
従来の同期化回路は、基準クロック信号ＣＬＫを１／２
分周し、クロック信号０．５ＣＬＫ１を出力する分周回
路５ｘと、非同期信号Ｓ０を、クロック信号０．５ＣＬ
Ｋ１の立上がりで、取込む前段のフリップフロップ１１
ｘと、前段のフリップフロップ１１ｘの出力Ｓ１１ｘ
を、クロック信号０．５ＣＬＫ１の立上がりで取込む後
段のフリップフロップ１２ｘとを具備する。後段のフリ
ップフロップ１２ｘの出力Ｓ１２ｘが、同期化した信号
である。

【０００４】図１２に示した従来の回路のタイムチャー
トを、図１３に示す。論理は正論理とする。非同期信号
Ｓ０が、クロック信号０．５ＣＬＫ１の立上がりと同時
にＨに変化すると、クロック信号０．５ＣＬＫ１の立上
がりで、変化時の非同期信号Ｓ０を取込む前段のフリッ
プフロップ１１ｘの出力Ｓ１１ｘに、メタステーブル状
態が発生する。

【０００５】このとき次のクロック信号０．５ＣＬＫ１
の立上がりで、前段のフリップフロップ１１ｘの出力Ｓ
１１ｘを、取込む後段のフリップフロップ１２ｘの出力
Ｓ１２ｘは、メタステーブル状態の回復時間ｔｍｅｔ以
上の２クロック後であるので、前段のフリップフロップ
１１ｘの出力Ｓ１１ｘは安定しており、出力Ｓ１１ｘが
Ｈに安定しているならば、フリップフロップ１２ｘの出
力Ｓ１２ｘはＨとなる。このように、従来の同期化回路
は非同期信号Ｓ０のクロック信号０．５ＣＬＫ１に対す
る時間的変動の２クロックを加え、（２＋２）クロック
で非同期信号Ｓ０の前縁を同期化して、同期信号Ｓ１２
ｘの前縁を作成する。

【０００６】メタステーブル状態回復後のフリップフロ
ップの出力にはＨ（アクティブ状態）とＬ（ノンアクテ
ィブ状態）の場合がある。前段のフリップフロップ１１
ｘの出力Ｓ１１ｘがＬならば、後段のフリップフロップ
１２ｘの出力Ｓ１２ｘは、Ｌとなり、この場合、更に、
２クロック後（合計４クロック後）のクロック信号０．
５ＣＬＫ１の立上がりで、後段のフリップフロップ１２
ｘの出力Ｓ１２ｘは、Ｈとなる。つまり、このようなフ
リップフロップは、非同期信号Ｓ０のクロック信号０．
５ＣＬＫ１に対する、時間的変動の２クロックを加え、
（２＋４）クロックで、非同期信号Ｓ０の前縁を同期化
して、同期信号Ｓ１２ｘの前縁を作成するものであり、
非同期信号の同期化に、（２＋ｎ）クロック〜（２＋２
ｎ）クロックを必要とする。

【０００７】

【発明が解決しようとする課題】従来技術には以下に掲
げる問題点があった。非同期信号の同期化に、（２＋
ｎ）クロック〜（２＋２ｎ）クロックを必要とする。こ
こで、ｎは分周回路の分周比率であり、ｎクロック＞
ｔｍｅｔである。

【０００８】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、メタステーブルの
状態をフリップフロップに取込むのを回避し、かつ非同
期信号を高速に同期化する同期化回路を提供する点にあ
る。

【０００９】

【課題を解決するための手段】本発明は上記課題を解決
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、基準クロックを１／ｎの割合で分周する分周
回路と、少なくとも２ｎ以上のフリップフロップにより
構成される、複数の組み合わせ回路を備えた同期化回路
であって、前記分周回路は、互いに３６０／ｎ度だけ位
相ずれしたｎ通りのクロック信号を出力するものであ
り、前記組み合わせ回路は、ｎだけ備わり、それぞれが
前記分周回路が出力する互いに位相ずれしたｎ通りの前
記クロック信号を別々に受信し、受信した該クロック信
号に応じて非同期信号を同期化するものであり、前記複
数の組み合わせ回路がそれぞれ出力する同期化された信
号の論理和を算出する演算回路を備えることを特徴とす
る同期化回路に存する。請求項２記載の発明の要旨は、
前記複数の組み合わせ回路は、そのそれぞれが、受信し
た前記クロック信号に応じて非同期信号を取込む最前段
フリップフロップと、前記最前段フリップフロップに直
列に接続され、前記クロック信号に応じて、前段のフリ
ップフロップが出力する出力信号を取込む後続フリップ
フロップとを備えることを特徴とする請求項１記載の同
期化回路に存する。請求項３記載の発明の要旨は、前記
分周回路は、基準クロックを１／２の割合で分周し、１
８０度位相の異なる第１クロック信号および、第２クロ
ック信号を出力するものであり、前記複数の組み合わせ
回路は、前記分周回路が出力する前記第１クロック信号
に応じて非同期信号を取込む前記最前段フリップフロッ
プと、該最前段フリップフロップに直列に接続され、前
記分周回路が出力する前記第１クロック信号に応じて、
前段のフリップフロップが出力する出力信号を取込む後
続フリップフロップを備える第１組み合わせ回路およ
び、前記分周回路が出力する前記第２クロック信号に応
じて非同期信号を取込む前記最前段フリップフロップ
と、該最前段フリップフロップに直列に接続され、前記
分周回路が出力する前記第２クロック信号に応じて、前
段のフリップフロップが出力する出力信号を取込む後続
フリップフロップを備える第２組み合わせ回路を備える
ものであることを特徴とする請求項１または２に記載の
同期化回路に存する。請求項４記載の発明の要旨は、前
記分周回路は、基準クロックを１／２の割合で分周し、
１８０度位相の異なる第１クロック信号および、第２ク
ロック信号を出力するものであり、前記複数の組み合わ
せ回路は、前記分周回路が出力する前記第１クロック信
号に応じて、基準クロックの取込みを制御するゲート手
段を備え、非同期信号を取込む前記最前段ゲート付きフ
リップフロップと、該最前段ゲート付きフリップフロッ
プに直列に接続され、前記分周回路が出力する前記第１
クロック信号に応じて、基準クロックの取込みを制御す
るゲート手段を備え、前段のゲート付きフリップフロッ
プが出力する出力信号を、取込む後続ゲート付きフリッ
プフロップを備える第１組み合わせ回路および、前記分
周回路が出力する前記第２クロック信号に応じて、基準
クロックの取込みを制御するゲート手段を備え、非同期
信号を取込む前記最前段ゲート付きフリップフロップ
と、該最前段ゲート付きフリップフロップに直列に接続
され、前記分周回路が出力する前記第２クロック信号に
応じて、基準クロックの取込みを制御するゲート手段を
備え、前段のゲート付きフリップフロップが出力する出
力信号を、取込む後続ゲート付きフリップフロップを備
える第２組み合わせ回路を備えるものであることを特徴
とする請求項１または２に記載の一相同期化回路に存す
る。請求項５記載の発明の要旨は、前記演算回路は、前
記第１組み合わせ回路および前記第２組み合わせ回路が
出力する同期化された信号を、それぞれ受信するための
２つの入力をもつオアゲートまたはアンドゲートである
ことを特徴とする請求項３および４記載の同期化回路に
存する。請求項６記載の発明の要旨は、後続フリップフ
ロップまたは後続ゲート付きフリップフロップは１段で
あることを特徴とする請求項２〜５のいずれかに記載の
同期化回路に存する。請求項７記載の発明の要旨は、請
求項１〜６のいずれかに記載の同期化回路を備えたカウ
ンタに存する。請求項８記載の発明の要旨は、請求項１
〜６のいずれかに記載の同期化回路を備えたＩＣに存す
る。

【００１０】

【発明の実施の形態】本発明による同期化回路は、非同
期信号をクロック信号でフリップフロップに取込む時に
発生するメタステーブル状態の、回復時間ｔｍｅｔが、
１クロック≦ｔｍｅｔ＜ｎクロック（ｎ≧２）の場合、
非同期信号を、１クロック毎にクロック信号で前段のフ
リップフロップに取込み、前段のフリップフロップの出
力を、前段のフリップフロップのクロック信号のｎクロ
ック後のクロック信号で、後段のフリップフロップに取
込む事により、非同期信号のクロック信号に対する時間
的変動の１クロックと、メタステーブル状態の回復時間
ｎクロックとの合計である（１＋ｎ）〜（１＋ｎ＋１）
クロックで、非同期信号を、高速に同期化するものであ
る。

【００１１】（１＋ｎ＋１）クロックは、メタステーブ
ル状態の回復後の、どちらの値に（アクティブ状態／ノ
ンアクティブ状態）安定するかによる増分である。

【００１２】図１にｎ＝２の例を示す。ここで、基準ク
ロック信号ＣＬＫを１クロックとする。図１において、
分周回路５は、基準クロック信号ＣＬＫを１／２分周
し、互いに１クロック分ずれたクロック信号０．５ＣＬ
Ｋ１とクロック信号０．５ＣＬＫ２を出力する。

【００１３】非同期信号Ｓ０を、クロック信号０．５Ｃ
ＬＫ１の立上がりで、前段のフリップフロップ１１に取
込み、更に、１クロックずれたクロック信号０．５ＣＬ
Ｋ２の立上がりで、前段のフリップフロップ２１に取込
む。

【００１４】前段のフリップフロップ１１の出力Ｓ１１
を、クロック信号０．５ＣＬＫ１の立上がりで、後段の
フリップフロップ１２に、前段のフリップフロップ２１
の出力Ｓ２１を、クロック信号０．５ＣＬＫ２の立上が
りで、後段のフリップフロップ２２に、それぞれ取込
む。

【００１５】２入力オアゲート４は、後段のフリップフ
ロップ１２の出力Ｓ１２と、後段のフリップフロップ２
２の出力Ｓ２２の論理和であるＳ４を出力する。

【００１６】フリップフロップ１１又は、フリップフロ
ップ２１で、メタステーブル状態が発生するが、メタス
テーブル状態の回復時間ｔｍｅｔ以上の、各々２クロッ
ク後のクロック信号０．５ＣＬＫ１の立上がり、クロッ
ク信号０．５ＣＬＫ２の立上がりで、前段の出力Ｓ１
１、前段の出力Ｓ２１を後段のフリップフロップ１２、
後段のフリップフロップ２２にそれぞれ取込むので、後
段の出力Ｓ１２、後段の出力Ｓ２２は、メタステーブル
状態を回避した安定した信号となる。

【００１７】後段の出力Ｓ１２と後段の出力Ｓ２２の論
理和を、２入力オアゲート４により演算しているので、
等価的には、非同期信号Ｓ０を、１クロック毎に基準ク
ロック信号ＣＬＫの立上がりで、前段のフリップフロッ
プに取込むことになり、非同期信号Ｓ０の基準クロック
信号ＣＬＫに対する時間的変動は、１クロックとなる。

【００１８】これにより、（１＋２）〜（１＋２＋１）
クロックで、非同期信号Ｓ０を同期化し、同期信号Ｓ４
を作成する事が出来る。

【００１９】以下、本発明の第１の実施の形態を図面に
基づいてさらに詳細に説明する。図１に示すように、本
実施の形態（ｎ＝２の場合の実施の形態）に係る同期化
回路は、基準クロック信号ＣＬＫを１／２分周し、互い
に１ＣＬＫずれたクロック信号０．５ＣＬＫ１とクロッ
ク信号０．５ＣＬＫ２を出力する分周回路５と、非同期
信号Ｓ０を、クロック信号０．５ＣＬＫ１の立上がり
で、取込む前段のフリップフロップ１１と、更に、非同
期信号Ｓ０を、１クロックずれた（１８０度位相ずれし
た）クロック信号０．５ＣＬＫ２の立上がりで、取込む
前段のフリップフロップ２１と、前段のフリップフロッ
プ１１の出力Ｓ１１を、クロック信号０．５ＣＬＫ１の
立上がりで、取込む後段のフリップフロップ１２と、前
段のフリップフロップ２１の出力Ｓ２１を、クロック信
号０．５ＣＬＫ２の立上がりで、取込む後段のフリップ
フロップ２２と、後段のフリップフロップ１２の出力Ｓ
１２と後段のフリップフロップ２２の出力Ｓ２２の論理
和であるＳ４を、出力する２入力オアゲート４とを具備
する。

【００２０】基準クロック信号ＣＬＫを１クロックとす
ると、クロック信号０．５ＣＬＫ１とクロック信号０．
５ＣＬＫ２は、位相差が１クロックであるとともに、メ
タステーブル状態の回復時間ｔｍｅｔ以上の２クロック
周期の、クロック信号である。

【００２１】非同期信号Ｓ０を、１クロック交互に（位
相差１クロック、周期２クロック）、前段のフリップフ
ロップ１１と前段のフリップフロップ２１に取込む。こ
れにより、等価的には非同期信号Ｓ０を、１クロック毎
連続的に取込んでいることになる。

【００２２】前段のフリップフロップ１１のクロック信
号と後段のフリップフロップ１２のクロック信号との時
間差、及び、前段のフリップフロップ２１のクロック信
号と後段のフリップフロップ２２のクロック信号との時
間差は、各々、メタステーブル状態の回復時間ｔｍｅｔ
以上の２クロックである。これにより、メタステーブル
状態に起因する誤動作等の、後段のフリップフロップ１
２，２２への悪影響を回避することができる。

【００２３】図１に示す回路において、非同期信号Ｓ０
が、クロック信号０．５ＣＬＫ１の立上がりと同時に、
Ｈ（アクティブ状態）に変化し、変化時の非同期信号Ｓ
０を、クロック信号０．５ＣＬＫ１の立上がりで取込む
前段のフリップフロップ１１の出力Ｓ１１に、メタステ
ーブル状態が発生し、メタステーブル状態の回復後、Ｈ
（アクティブ状態）となった場合のタイムチャートを、
図２に示す。論理は正論理とする。非同期信号Ｓ０が、
クロック信号０．５ＣＬＫ１の立上がりと同時に、Ｈに
変化すると、変化時の非同期信号Ｓ０を、クロック信号
０．５ＣＬＫ１の立上がりで取込む前段のフリップフロ
ップ１１の出力Ｓ１１に、メタステーブル状態が発生す
る。一方、クロック信号０．５ＣＬＫ１から１クロック
遅れた、クロック信号０．５ＣＬＫ２の立上がりで、非
同期信号Ｓ０を、取込む前段のフリップフロップ２１の
出力Ｓ２１は、非同期信号Ｓ０が安定しているので、Ｈ
となる。

【００２４】次のクロック信号０．５ＣＬＫ１の立上が
りで、前段のフリップフロップ１１の出力Ｓ１１を取込
む後段のフリップフロップ１２の出力Ｓ１２は、メタス
テーブル状態の回復時間ｔｍｅｔ以上の２クロック後で
あるので、前段のフリップフロップ１１の出力Ｓ１１は
安定しており、出力Ｓ１１がＨならば、フリップフロッ
プ１２の出力Ｓ１２はＨとなる。

【００２５】メタステーブル状態の回復時間ｔｍｅｔ後
の前段のフリップフロップ１１の出力Ｓ１１状態は、安
定しているが、この安定の状態には、Ｈ（アクティブ状
態）とＬ（ノンアクティブ状態）の場合がある。

【００２６】ノンアクティブ状態である、前段のフリッ
プフロップ１１の出力Ｓ１１がＬならば、後段のフリッ
プフロップ１２の出力Ｓ１２はＬとなり、この場合のタ
イムチャートを図４に示す。この場合、更に、２クロッ
ク後（合計４クロック後）のクロック信号０．５ＣＬＫ
１の立上がりで、後段のフリップフロップ１２の出力Ｓ
１２は、Ｈとなる。後段のフリップフロップ１２の出力
Ｓ１２が、４クロック遅れるが、後述の後段のフリップ
フロップ２２の出力Ｓ２２が、１クロック前にＨ（アク
ティブ状態）になるので、同期信号Ｓ４は、１クロック
速まり、３クロック後にＨになる。

【００２７】再び図２を参照されたい。次のクロック信
号０．５ＣＬＫ２の立上がりで、前段のフリップフロッ
プ２１の出力Ｓ２１を取込む後段のフリップフロップ２
２の出力Ｓ２２は、前段のフリップフロップ２１の出力
Ｓ２１がＨであるので、Ｈとなる。後段のフリップフロ
ップ１２の出力Ｓ１２と後段のフリップフロップ２２の
出力Ｓ２２の論理和を演算する２入力オアゲート４の出
力である同期信号Ｓ４は、１クロック前にＨになる。

【００２８】非同期信号Ｓ０の基準クロック信号ＣＬＫ
に対する、時間的変動の１クロックを加え、（１＋２）
〜（１＋２＋１）クロックで、非同期信号Ｓ０の前縁を
同期化して、同期信号Ｓ４の前縁を作成する。

【００２９】図１に示す回路において、非同期信号Ｓ０
が、クロック信号０．５ＣＬＫ２の立上がりと同時に、
Ｈ（アクティブ状態）に変化し、変化時の非同期信号Ｓ
０を、クロック信号０．５ＣＬＫ２の立上がりで取込む
前段のフリップフロップ２１の出力Ｓ２１に、メタステ
ーブル状態が発生し、メタステーブル状態の回復後、Ｈ
（アクティブ状態）となった場合のタイムチャートを、
図３に示す。論理は正論理とする。非同期信号Ｓ０が、
クロック信号０．５ＣＬＫ２の立上がりと同時に、Ｈに
変化すると、変化時の非同期信号Ｓ０を、クロック信号
０．５ＣＬＫ２の立上がりで取込む前段のフリップフロ
ップ２１の出力Ｓ２１に、メタステーブル状態が発生す
る。一方、クロック信号０．５ＣＬＫ２から１クロック
遅れた、クロック信号０．５ＣＬＫ１の立上がりで、非
同期信号Ｓ０を、取込む前段のフリップフロップ１１の
出力Ｓ１１は、非同期信号Ｓ０が安定しているので、Ｈ
となる。

【００３０】次のクロック信号０．５ＣＬＫ２の立上が
りで、前段のフリップフロップ２１の出力Ｓ２１を取込
む後段のフリップフロップ２２の出力Ｓ２２は、メタス
テーブル状態の回復時間ｔｍｅｔ以上の２クロック後で
あるので、前段のフリップフロップ２１の出力Ｓ２１は
安定しており、前段のフリップフロップ２１の出力Ｓ２
１がＨならば、後段のフリップフロップ２２の出力Ｓ２
２はＨとなる。

【００３１】メタステーブル状態の回復時間ｔｍｅｔ後
の前段のフリップフロップ２１の出力Ｓ２１の状態は安
定しているが、その安定状態には、Ｈ（アクティブ状
態）とＬ（ノンアクティブ状態）の場合がある。

【００３２】ノンアクティブ状態である、前段のフリッ
プフロップ２１の出力Ｓ２１がＬならば、後段のフリッ
プフロップ２２の出力Ｓ２２はＬとなり、この場合のタ
イムチャートを図５に示す。この場合、更に、２クロッ
ク後（合計４クロック後）のクロック信号０．５ＣＬＫ
２の立上がりで、後段のフリップフロップ２２の出力Ｓ
２２は、Ｈとなる。後段のフリップフロップ２２の出力
Ｓ２２が、４クロック遅れるが、後述の後段のフリップ
フロップ１２の出力Ｓ１２が、１クロック前にＨ（アク
ティブ状態）になるので、同期信号Ｓ４は、１クロック
速まり、３クロック後にＨになる。

【００３３】再び図３を参照されたい。次のクロック信
号０．５ＣＬＫ１の立上がりで、前段のフリップフロッ
プ１１の出力Ｓ１１を取込む後段のフリップフロップ１
２の出力Ｓ１２は、前段のフリップフロップ１１の出力
Ｓ１１がＨであるので、Ｈとなる。後段のフリップフロ
ップ１２の出力Ｓ１２と後段のフリップフロップ２２の
出力Ｓ２２の論理和を演算する２入力オアゲート４の出
力である同期信号Ｓ４は、１クロック前にＨになる。

【００３４】非同期信号Ｓ０の基準クロック信号ＣＬＫ
に対する、時間的変動の１クロックを加え、（１＋２）
〜（１＋２＋１）クロックで、非同期信号Ｓ０の前縁を
同期化して、同期信号Ｓ４の前縁を作成する。

【００３５】つまり、非同期信号の同期化に、（１＋
ｎ）〜（１＋ｎ＋１）クロックを必要とする。

【００３６】本実施の形態に係る同期化回路は上記の如
く構成されているので、以下に掲げる効果を奏する。

【００３７】第１の効果は、非同期信号を、高速に、同
期化出来る。その理由は、前段のフリップフロップと後
段のフリップフロップを、２組並列に設け、非同期信号
を、１クロック交互に（位相差１クロック、周期２クロ
ック）、並列に設けた前記２個の前段のフリップフロッ
プに、取込み、並列に設けた前記２個の後段のフリップ
フロップの出力を、論理和する為である。

【００３８】第２の効果は、メタステーブルの状態をフ
リップフロップに取込むのを、回避出来る。その理由
は、前段のフリップフロップのクロック信号と後段のフ
リップフロップのクロック信号の位相差を、メタステー
ブル状態の回復時間ｔｍｅｔ以上としている為である。

【００３９】本発明の第２の実施の形態は、ｎ＝３とす
るものであり、図１における分周回路５を変更して、分
周回路５ａとし、クロック信号０．５ＣＬＫ１とクロッ
ク信号０．５ＣＬＫ２に変わり、基準クロック信号ＣＬ
Ｋを１／３分周し、各々１クロックずれたクロック信号
０．３３ＣＬＫ１とクロック信号０．３３ＣＬＫ２と、
加えて、クロック信号０．３３ＣＬＫ３を出力させ、ク
ロック信号０．３３ＣＬＫ３の立上がりで、非同期信号
Ｓ０を、取込む前段のフリップフロップ３１と、前段の
フリップフロップ３１の出力Ｓ３１を、取込む後段のフ
リップフロップ３２とを追加し、図１に示した２入力オ
アゲート４を、後段のフリップフロップ１２の出力Ｓ１
２と、後段のフリップフロップ２２の出力Ｓ２２と、後
段のフリップフロップ３２の出力Ｓ３２との、論理和を
演算する３入力オアゲート４ａに変更することにより実
現される。図６に、第２の実施の形態を示す回路のブロ
ック図を示す。このように、本発明は、クロックのあら
ゆる分周態様に対応することが可能である。

【００４０】図６に示す回路において、非同期信号Ｓ０
が、クロック信号０．３３ＣＬＫ１の立上がりと同時
に、Ｈ（アクティブ状態）に変化し、変化時の非同期信
号Ｓ０を、クロック信号０．３３ＣＬＫ１の立上がりで
取込む前段のフリップフロップ１１の出力Ｓ１１に、メ
タステーブル状態が発生し、メタステーブル状態の回復
後、Ｈ（アクティブ状態）となった場合のタイムチャー
トを、図７に示す。論理は正論理とする。非同期信号Ｓ
０が、クロック信号０．３３ＣＬＫ１の立上がりと同時
に、Ｈに変化すると、変化時の非同期信号Ｓ０を、クロ
ック信号０．３３ＣＬＫ１の立上がりで取込む前段のフ
リップフロップ１１の出力Ｓ１１に、メタステーブル状
態が発生する。一方、クロック信号０．３３ＣＬＫ１か
ら１クロック遅れた、クロック信号０．３３ＣＬＫ２の
立上がりで、非同期信号Ｓ０を、取込む前段のフリップ
フロップ２１の出力Ｓ２１は、非同期信号Ｓ０が安定し
ているので、Ｈとなる。更に、クロック信号０．３３Ｃ
ＬＫ２から１クロック遅れた、クロック信号０．３３Ｃ
ＬＫ３の立上がりで、非同期信号Ｓ０を、取込む前段の
フリップフロップ３１の出力Ｓ３１は、非同期信号Ｓ０
が安定しているので、Ｈとなる。次のクロック信号０．
３３ＣＬＫ１の立上がりで、前段のフリップフロップ１
１の出力Ｓ１１を取込む後段のフリップフロップ１２の
出力Ｓ１２は、メタステーブル状態の回復時間ｔｍｅｔ
以上の３クロック後であるので、前段のフリップフロッ
プ１１の出力Ｓ１１は安定しており、メタステーブル状
態の回復後、出力Ｓ１１がＨとなるので、フリップフロ
ップ１２の出力Ｓ１２はＨとなる。次のクロック信号
０．３３ＣＬＫ２の立上がりで、前段のフリップフロッ
プ２１の出力Ｓ２１を取込む後段のフリップフロップ２
２の出力Ｓ２２は、前段のフリップフロップ２１の出力
Ｓ２１がＨであるので、Ｈとなる。更に、次のクロック
信号０．３３ＣＬＫ３の立上がりで、前段のフリップフ
ロップ３１の出力Ｓ３１を取込む後段のフリップフロッ
プ３２の出力Ｓ３２は、前段のフリップフロップ３１の
出力Ｓ３１がＨであるので、Ｈとなる。後段のフリップ
フロップ１２の出力Ｓ１２と、後段のフリップフロップ
２２の出力Ｓ２２と、後段のフリップフロップ３２の出
力Ｓ３２との論理和を演算する、３入力オアゲート４ａ
の出力である同期信号Ｓ４ａは、２クロック前にＨにな
る。非同期信号Ｓ０の基準クロック信号ＣＬＫに対す
る、時間的変動の１クロックを加え、（１＋３）クロッ
クで、非同期信号Ｓ０の前縁を同期化して、同期信号Ｓ
４ａの前縁を作成する。

【００４１】本発明の第３の実施の形態は、２入力オア
ゲート４を、２入力アンドゲート４ｂに変更することに
より実現される。図８に、第２の実施の形態を示す回路
のブロック図を示す。

【００４２】図８に示す回路において、非同期信号Ｓ０
の復旧時、 非同期信号Ｓ０が、クロック信号０．５Ｃ
ＬＫ１の立上がりと同時に、Ｌ（ノンアクティブ状態）
に変化し、変化時の非同期信号Ｓ０を、クロック信号
０．５ＣＬＫ１の立上がりで取込む前段のフリップフロ
ップ１１の出力Ｓ１１に、メタステーブル状態が発生
し、メタステーブル状態の回復後、Ｌ（ノンアクティブ
状態）となった場合のタイムチャートを、図９に示す。
論理は正論理とする。非同期信号Ｓ０が、クロック信号
０．５ＣＬＫ１の立上がりと同時に、Ｌに変化すると、
変化時の非同期信号Ｓ０を、クロック信号０．５ＣＬＫ
１の立上がりで取込む前段のフリップフロップ１１の出
力Ｓ１１に、メタステーブル状態が発生する。一方、ク
ロック信号０．５ＣＬＫ１から１クロック遅れた、クロ
ック信号０．５ＣＬＫ２の立上がりで、非同期信号Ｓ０
を、取込む前段のフリップフロップ２１の出力Ｓ２１
は、非同期信号Ｓ０が安定しているので、Ｌとなる。次
のクロック信号０．５ＣＬＫ１の立上がりで、前段のフ
リップフロップ１１の出力Ｓ１１を取込む後段のフリッ
プフロップ１２の出力Ｓ１２は、メタステーブル状態の
回復時間ｔｍｅｔ以上の２クロック後であるので、前段
のフリップフロップ１１の出力Ｓ１１は安定しており、
メタステーブル状態の回復後、出力Ｓ１１がＬとなるの
で、フリップフロップ１２の出力Ｓ１２はＬとなる。次
のクロック信号０．５ＣＬＫ２の立上がりで、前段のフ
リップフロップ２１の出力Ｓ２１を取込む後段のフリッ
プフロップ２２の出力Ｓ２２は、前段のフリップフロッ
プ２１の出力Ｓ２１がＬであるので、Ｌとなる。図１に
おける、後段のフリップフロップ１２の出力Ｓ１２と後
段のフリップフロップ２２の出力Ｓ２２の論理和を演算
する２入力オアゲート４の出力である同期信号Ｓ４は、
Ｌになる（図９に示す）。図８において、後段のフリッ
プフロップ１２の出力Ｓ１２と後段のフリップフロップ
２２の出力Ｓ２２の論理積を演算する２入力アンドゲー
ト４ｂの出力である同期信号Ｓ４ｂは、１クロック前に
Ｌになる。非同期信号Ｓ０の基準クロック信号ＣＬＫに
対する、時間的変動の１クロックを加え、（１＋２）ク
ロックで、非同期信号Ｓ０の後縁を同期化して、同期信
号Ｓ４ｂの後縁を作成する。本発明の第３の実施の形態
は、非同期信号の後縁を、高速に同期化することが可能
である。

【００４３】本発明の第４の実施の形態は、フリップフ
ロップを、クロックがデータを取込むのをｏｎ、ｏｆｆ
制御する機能を持つゲート付きフリップフロップに置換
え、ゲート付きフリップフロップのクロックとゲートの
接続を変更するものであり、前段のフリップフロップ１
１、２１と後段のフリップフロップ１２、２２をゲート
付きフリップフロップに置換え、それぞれ、前段のゲー
ト付きフリップフロップ１１ｇ、２１ｇと、後段のゲー
ト付きフリップフロップ１２ｇ、２２ｇとし、前段のゲ
ート付きフリップフロップ１１ｇ、２１ｇと、後段のゲ
ート付きフリップフロップ１２ｇ、２２ｇのクロック
を、基準クロック信号ＣＬＫに変更し、前段のゲート付
きフリップフロップ１１ｇと後段のゲート付きフリップ
フロップ１２ｇのゲートを、分周回路５の出力するクロ
ック信号０．５ＣＬＫ１に変更し、前段のゲート付きフ
リップフロップ２１ｇと後段のゲート付きフリップフロ
ップ２２ｇのゲートを、分周回路５の出力するクロック
信号０．５ＣＬＫ２に変更することにより実現される。
図１０に、第４の実施の形態を示す回路のブロック図を
示す。

【００４４】図１０に示す回路において、クロック信号
０．５ＣＬＫ１が、前段のゲート付きフリップフロップ
１１ｇの基準クロック信号ＣＬＫの立上がりによるデー
タの取込みをｏｎとし、基準クロック信号ＣＬＫの立上
がりと同時に、非同期信号Ｓ０が、Ｈ（アクティブ状
態）に変化し、変化時の非同期信号Ｓ０を、基準クロッ
ク信号ＣＬＫの立上がりで取込む前段のゲート付きフリ
ップフロップ１１ｇの出力Ｓ１１ｇに、メタステーブル
状態が発生し、メタステーブル状態の回復後、Ｈ（アク
ティブ状態）となった場合のタイムチャートを、図１１
に示す。論理は正論理とする。ゲート付きフリップフロ
ップのゲートがＨの時、クロックがデータを取込み（デ
ータの取込みｏｎ）、Ｌの時、クロックがデータを取込
まない（データの取込みｏｆｆ）とする。クロック信号
０．５ＣＬＫ１がＨとなり、前段のゲート付きフリップ
フロップ１１ｇの基準クロック信号ＣＬＫの立上がりに
よるデータの取込みをｏｎとし、基準クロック信号ＣＬ
Ｋの立上がりと同時に、非同期信号Ｓ０が、Ｈ（アクテ
ィブ状態）に変化し、変化時の非同期信号Ｓ０を、基準
クロック信号ＣＬＫの立上がりで（この時、クロック信
号０．５ＣＬＫ１はＨである）、取込む前段のゲート付
きフリップフロップ１１ｇの出力Ｓ１１ｇに、メタステ
ーブル状態が発生する。一方、クロック信号０．５ＣＬ
Ｋ１から１クロック遅れて、クロック信号０．５ＣＬＫ
２がＨとなり、前段のゲート付きフリップフロップ２１
ｇの基準クロック信号ＣＬＫの立上がりによるデータの
取込みをｏｎとし、基準クロック信号ＣＬＫの立上がり
で（この時、クロック信号０．５ＣＬＫ２はＨであ
る）、非同期信号Ｓ０を、取込む前段のゲート付きフリ
ップフロップ２１ｇの出力Ｓ２１ｇは、非同期信号Ｓ０
が安定しているので、Ｈとなる。１クロック遅れた次
の、クロック信号０．５ＣＬＫ１がＨ、かつ、基準クロ
ック信号ＣＬＫの立上がりで、前段のゲート付きフリッ
プフロップ１１ｇの出力Ｓ１１ｇを取込む後段のゲート
付きフリップフロップ１２ｇの出力Ｓ１２ｇは、メタス
テーブル状態の回復時間ｔｍｅｔ以上の２クロック後で
あるので、前段のゲート付きフリップフロップ１１ｇの
出力Ｓ１１ｇは安定しており、メタステーブル状態の回
復後、出力Ｓ１１ｇがＨとなるので、後段のゲート付き
フリップフロップ１２ｇの出力Ｓ１２ｇはＨとなる。更
に、１クロック遅れた次の、クロック信号０．５ＣＬＫ
２がＨ、かつ、基準クロック信号ＣＬＫの立上がりで、
前段のゲート付きフリップフロップ２１ｇの出力Ｓ２１
ｇを取込む後段のゲート付きフリップフロップ２２ｇの
出力Ｓ２２ｇは、前段のゲート付きフリップフロップ２
１ｇの出力Ｓ２１ｇがＨであるので、Ｈとなる。後段の
ゲート付きフリップフロップ１２ｇの出力Ｓ１２ｇと、
後段のゲート付きフリップフロップ２２ｇの出力Ｓ２２
ｇの論理和を演算する２入力オアゲート４の出力である
同期信号Ｓ４は、１クロック前にＨになる。このよう
に、非同期信号Ｓ０の基準クロック信号ＣＬＫに対す
る、時間的変動の１クロックを加え、（１＋２）クロッ
クで、非同期信号Ｓ０の前縁を同期化して、同期信号Ｓ
４の前縁を作成する。前段のゲート付きフリップフロッ
プ１１ｇ、２１ｇと、後段のゲート付きフリップフロッ
プ１２ｇ、２２ｇと、分周回路５は、基準クロック信号
ＣＬＫの立上がりで動作するので、本発明の第４の実施
の形態は、一相同期化回路とする事が可能である。更
に、クロックがデータを取込むのを、ゲート付きフリッ
プフロップのゲートを、Ｈ（ｏｎ）、Ｌ（ｏｆｆ）制御
して、ゲート付きフリップフロップのクロックを停止す
る事により、低消費電力化する事が可能である。

【００４５】なお、本実施の形態においては、本発明は
それに限定されず、本発明を適用する上で好適な環境に
適用することができる。

【００４６】また、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。

【００４７】なお、各図において、同一構成要素には同
一符号を付している。

【００４８】

【発明の効果】本発明により、メタステーブルの状態を
フリップフロップに取込むのを回避し、かつ非同期信号
を高速に同期化する同期化回路を提供することが可能と
なる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路のブロッ
ク図である。

【図２】図１に示す回路において、非同期信号Ｓ０が、
クロック信号０．５ＣＬＫ１の立上がりと同時に、Ｈ
（アクティブ状態）に変化し、変化時の非同期信号Ｓ０
を、クロック信号０．５ＣＬＫ１の立上がりで取込む前
段のフリップフロップ１１の出力Ｓ１１に、メタステー
ブル状態が発生し、メタステーブル状態の回復後、Ｈ
（アクティブ状態）となった場合のタイムチャートであ
る。

【図３】図１に示す回路において、非同期信号Ｓ０が、
クロック信号０．５ＣＬＫ２の立上がりと同時に、Ｈ
（アクティブ状態）に変化し、変化時の非同期信号Ｓ０
を、クロック信号０．５ＣＬＫ２の立上がりで取込む前
段のフリップフロップ２１の出力Ｓ２１に、メタステー
ブル状態が発生し、メタステーブル状態の回復後、Ｈ
（アクティブ状態）となった場合のタイムチャートであ
る。

【図４】図１に示す回路において、非同期信号Ｓ０が、
クロック信号０．５ＣＬＫ１の立上がりと同時に、Ｈ
（アクティブ状態）に変化し、変化時の非同期信号Ｓ０
を、クロック信号０．５ＣＬＫ１の立上がりで取込む前
段のフリップフロップ１１の出力Ｓ１１に、メタステー
ブル状態が発生し、メタステーブル状態の回復後、Ｌ
（ノンアクティブ状態）となった場合のタイムチャート
である。

【図５】図１に示す回路において、非同期信号Ｓ０が、
クロック信号０．５ＣＬＫ２の立上がりと同時に、Ｈ
（アクティブ状態）に変化し、変化時の非同期信号Ｓ０
を、クロック信号０．５ＣＬＫ２の立上がりで取込む前
段のフリップフロップ２１の出力Ｓ２１に、メタステー
ブル状態が発生し、メタステーブル状態の回復後、Ｌ
（ノンアクティブ状態）となった場合のタイムチャート
である。

【図６】本発明の第２の実施の形態を示す回路のブロッ
ク図である。

【図７】図６に示す回路において、非同期信号Ｓ０が、
クロック信号０．３３ＣＬＫ１の立上がりと同時に、Ｈ
（アクティブ状態）に変化し、変化時の非同期信号Ｓ０
を、クロック信号０．３３ＣＬＫ１の立上がりで取込む
前段のフリップフロップ１１の出力Ｓ１１に、メタステ
ーブル状態が発生し、メタステーブル状態の回復後、Ｈ
（アクティブ状態）となった場合のタイムチャートであ
る。

【図８】本発明の第３の実施の形態を示す回路のブロッ
ク図である。

【図９】図８に示す回路において、非同期信号Ｓ０が、
クロック信号０．５ＣＬＫ１の立上がりと同時に、Ｌ
（ノンアクティブ状態）に変化し、変化時の非同期信号
Ｓ０を、クロック信号０．５ＣＬＫ１の立上がりで取込
む前段のフリップフロップ１１の出力Ｓ１１に、メタス
テーブル状態が発生し、メタステーブル状態の回復後、
Ｌ（ノンアクティブ状態）となった場合のタイムチャー
トである。

【図１０】本発明の第４の実施の形態を示す回路のブロ
ック図である。

【図１１】図１０に示す回路において、クロック信号
０．５ＣＬＫ１が、前段のゲート付きフリップフロップ
１１ｇの基準クロック信号ＣＬＫの立上がりによるデー
タの取込みをｏｎとし、基準クロック信号ＣＬＫの立上
がりと同時に、非同期信号Ｓ０が、Ｈ（アクティブ状
態）に変化し、変化時の非同期信号Ｓ０を、基準クロッ
ク信号ＣＬＫの立上がりで取込む前段のゲート付きフリ
ップフロップ１１ｇの出力Ｓ１１ｇに、メタステーブル
状態が発生し、メタステーブル状態の回復後、Ｈ（アク
ティブ状態）となった場合のタイムチャートである。

【図１２】従来の同期化回路の回路のブロック図であ
る。

【図１３】図１２に示す従来の同期化回路のタイムチャ
ートである。

【符号の説明】

４ ２入力オアゲート ４ａ ３入力オアゲート ４ｂ ２入力アンドゲート ５ 分周回路 ５ａ 分周回路 １１ 前段のフリップフロップ １２ 後段のフリップフロップ ２１ 前段のフリップフロップ ２２ 後段のフリップフロップ ３１ 前段のフリップフロップ ３２ 後段のフリップフロップ １１ｇ 前段のゲート付きフリップフロップ １２ｇ 後段のゲート付きフリップフロップ ２１ｇ 前段のゲート付きフリップフロップ ２２ｇ 後段のゲート付きフリップフロップ ＣＬＫ 基準クロック信号 ０．５ＣＬＫ１ クロック信号 ０．５ＣＬＫ２ クロック信号 ０．３３ＣＬＫ１ クロック信号 ０．３３ＣＬＫ２ クロック信号 ０．３３ＣＬＫ３ クロック信号 Ｓ０ 非同期信号 Ｓ１１ 前段のフリップフロップ１１の出力 Ｓ１２ 後段のフリップフロップ１２の出力 Ｓ２１ 前段のフリップフロップ２１の出力 Ｓ２２ 後段のフリップフロップ２２の出力 Ｓ３１ 前段のフリップフロップ３１の出力 Ｓ３２ 後段のフリップフロップ３２の出力 Ｓ１１ｇ 前段のゲート付きフリップフロップ１１ｇの
出力 Ｓ１２ｇ 後段のゲート付きフリップフロップ１２ｇの
出力 Ｓ２１ｇ 前段のゲート付きフリップフロップ２１ｇの
出力 Ｓ２２ｇ 後段のゲート付きフリップフロップ２２ｇの
出力 Ｓ４ ２入力オアゲート４の出力 Ｓ４ａ ３入力オアゲート４ａの出力 Ｓ４ｂ ２入力アンドゲート４ｂの出力 ５ｘ 分周回路 １１ｘ 前段のフリップフロップ １２ｘ 後段のフリップフロップ Ｓ１１ｘ 前段のフリップフロップ１１の出力 Ｓ１２ｘ 後段のフリップフロップ１２の出力

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 H04L 7/00 G06F 13/42 350 H03K 3/037

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 基準クロックを１／ｎの割合で分周する
   分周回路と、少なくとも２ｎ以上のフリップフロップに
   より構成される、複数の組み合わせ回路を備えた同期化
   回路であって、 前記分周回路は、互いに３６０／ｎ度だけ位相ずれした
   ｎ通りのクロック信号を出力するものであり、 前記組み合わせ回路は、ｎだけ備わり、それぞれが前記
   分周回路が出力する互いに位相ずれしたｎ通りの前記ク
   ロック信号を別々に受信し、受信した該クロック信号に
   応じて非同期信号を同期化するものであり、 前記複数の組み合わせ回路がそれぞれ出力する同期化さ
   れた信号の論理和を算出する演算回路を備えることを特
   徴とする同期化回路。
2. 【請求項２】 前記複数の組み合わせ回路は、そのそれ
   ぞれが、受信した前記クロック信号に応じて非同期信号
   を取込む最前段フリップフロップと、前記最前段フリッ
   プフロップに直列に接続され、前記クロック信号に応じ
   て、前段のフリップフロップが出力する出力信号を取込
   む後続フリップフロップとを備えることを特徴とする請
   求項１記載の同期化回路。
3. 【請求項３】 前記分周回路は、基準クロックを１／２
   の割合で分周し、１８０度位相の異なる第１クロック信
   号および、第２クロック信号を出力するものであり、 前記複数の組み合わせ回路は、 前記分周回路が出力する前記第１クロック信号に応じて
   非同期信号を取込む前記最前段フリップフロップと、該
   最前段フリップフロップに直列に接続され、前記分周回
   路が出力する前記第１クロック信号に応じて、前段のフ
   リップフロップが出力する出力信号を取込む後続フリッ
   プフロップを備える第１組み合わせ回路および、前記分
   周回路が出力する前記第２クロック信号に応じて非同期
   信号を取込む前記最前段フリップフロップと、該最前段
   フリップフロップに直列に接続され、前記分周回路が出
   力する前記第２クロック信号に応じて、前段のフリップ
   フロップが出力する出力信号を取込む後続フリップフロ
   ップを備える第２組み合わせ回路を備えるものであるこ
   とを特徴とする請求項１または２に記載の同期化回路。
4. 【請求項４】 前記分周回路は、基準クロックを１／２
   の割合で分周し、１８０度位相の異なる第１クロック信
   号および、第２クロック信号を出力するものであり、 前記複数の組み合わせ回路は、前記分周回路が出力する
   前記第１クロック信号に応じて、基準クロックの取込み
   を制御するゲート手段を備え、非同期信号を取込む前記
   最前段ゲート付きフリップフロップと、該最前段ゲート
   付きフリップフロップに直列に接続され、前記分周回路
   が出力する前記第１クロック信号に応じて、基準クロッ
   クの取込みを制御するゲート手段を備え、前段のゲート
   付きフリップフロップが出力する出力信号を、取込む後
   続ゲート付きフリップフロップを備える第１組み合わせ
   回路および、 前記分周回路が出力する前記第２クロック信号に応じ
   て、基準クロックの取込みを制御するゲート手段を備
   え、非同期信号を取込む前記最前段ゲート付きフリップ
   フロップと、該最前段ゲート付きフリップフロップに直
   列に接続され、前記分周回路が出力する前記第２クロッ
   ク信号に応じて、基準クロックの取込みを制御するゲー
   ト手段を備え、前段のゲート付きフリップフロップが出
   力する出力信号を、取込む後続ゲート付きフリップフロ
   ップを備える第２組み合わせ回路を備えるものであるこ
   とを特徴とする請求項１または２に記載の一相同期化回
   路。
5. 【請求項５】 前記演算回路は、前記第１組み合わせ回
   路および前記第２組み合わせ回路が出力する同期化され
   た信号を、それぞれ受信するための２つの入力をもつオ
   アゲートまたはアンドゲートであることを特徴とする請
   求項３および４記載の同期化回路。
6. 【請求項６】 後続フリップフロップまたは後続ゲート
   付きフリップフロップは１段であることを特徴とする請
   求項２〜５のいずれかに記載の同期化回路。
7. 【請求項７】 請求項１〜６のいずれかに記載の同期化
   回路を備えたカウンタ。
8. 【請求項８】 請求項１〜６のいずれかに記載の同期化
   回路を備えたＩＣ。