JP2636937B2 - 多段データバッファ転送回路 - Google Patents
多段データバッファ転送回路Info
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Description
【発明の詳細な説明】 〔概要〕 入力されるデータを順次ラッチしながら出力側に転送
するよう処理する多段データバッファ転送回路に関し、 短い転送時間でもってデータ転送を実行できるように
することを目的とし、 外部から、各バッファが空いているのか否かを示すフ
ラグ情報を受け得る構成を採り、かつ、そのフラグ情報
を入力として、空いているバッファと、出力側に空きバ
ッファを持つバッファに対して、空いているバッファ
か、出力側に空きバッファを持つバッファのいずれかで
あることを示す表示信号を生成して出力する第１の論理
ゲートと、クロック源から供給されるクロック信号と、
第１の論理ゲートの信号出力とを受け、クロック信号に
同期して、空いているバッファと、出力側に空きバッフ
ァを持つバッファに対して、前段バッファからのデータ
読込を指示するデータ転送信号を同時出力する第２の論
理ゲートと、第２の論理ゲートの出力するデータ転送信
号を、入力側に位置するバッファに与えられるもの程大
きく遅延する遅延機構とを備えるように構成する。
するよう処理する多段データバッファ転送回路に関し、 短い転送時間でもってデータ転送を実行できるように
することを目的とし、 外部から、各バッファが空いているのか否かを示すフ
ラグ情報を受け得る構成を採り、かつ、そのフラグ情報
を入力として、空いているバッファと、出力側に空きバ
ッファを持つバッファに対して、空いているバッファ
か、出力側に空きバッファを持つバッファのいずれかで
あることを示す表示信号を生成して出力する第１の論理
ゲートと、クロック源から供給されるクロック信号と、
第１の論理ゲートの信号出力とを受け、クロック信号に
同期して、空いているバッファと、出力側に空きバッフ
ァを持つバッファに対して、前段バッファからのデータ
読込を指示するデータ転送信号を同時出力する第２の論
理ゲートと、第２の論理ゲートの出力するデータ転送信
号を、入力側に位置するバッファに与えられるもの程大
きく遅延する遅延機構とを備えるように構成する。
本発明は、入力されるデータを順次ラッチしながら出
力側に転送するよう処理する多段データバッファ転送回
路に関し、特に、短い転送時間でもってデータ転送を実
行できるようにする多段データバッファ転送回路に関す
るものである。
力側に転送するよう処理する多段データバッファ転送回
路に関し、特に、短い転送時間でもってデータ転送を実
行できるようにする多段データバッファ転送回路に関す
るものである。
コンピュータシステムでは、デバイス間の同期をとる
ために、多段構成のバッファからなって、入力されるデ
ータを順次ラッチしながら出力側に転送するよう処理す
る多段データバッファ転送回路が備えられることにな
る。この多段データバッファ転送回路では、データ処理
の効率を高めるためにも、短い転送時間でもってデータ
転送が実現できるような手段を講じていく必要がある。
ために、多段構成のバッファからなって、入力されるデ
ータを順次ラッチしながら出力側に転送するよう処理す
る多段データバッファ転送回路が備えられることにな
る。この多段データバッファ転送回路では、データ処理
の効率を高めるためにも、短い転送時間でもってデータ
転送が実現できるような手段を講じていく必要がある。
従来の多段データバッファ転送回路では、バッファが
空きの状態に転じたことを確認してから、前段のバッフ
ァからその空きバッファへのデータ転送の実行に入ると
いう構成が採られていた。
空きの状態に転じたことを確認してから、前段のバッフ
ァからその空きバッファへのデータ転送の実行に入ると
いう構成が採られていた。
すなわち、例えば第５図に示すように、多段データバ
ッファ転送回路１が４つのバッファ２−ｉ（ｉ＝１〜
４）により構成されるときにあって、例えば第６図のタ
イムチャートに示すように、バッファ２−1,2−2,2−３
が使用中の状態にあり、バッファ２−４が空きの状態に
あるとすると、先ず最初に、基準クロックに同期して時
刻Ａでバッファ２−４の空き状態が検出されることで、
バッファ２−３からバッファ２−４へのデータ転送を指
示するデータ転送パルスが発生され、これに従って、
バッファ２−３からバッファ２−４へのデータ転送が実
行されることでバッファ２−３が空きの状態に転ずる。
ッファ転送回路１が４つのバッファ２−ｉ（ｉ＝１〜
４）により構成されるときにあって、例えば第６図のタ
イムチャートに示すように、バッファ２−1,2−2,2−３
が使用中の状態にあり、バッファ２−４が空きの状態に
あるとすると、先ず最初に、基準クロックに同期して時
刻Ａでバッファ２−４の空き状態が検出されることで、
バッファ２−３からバッファ２−４へのデータ転送を指
示するデータ転送パルスが発生され、これに従って、
バッファ２−３からバッファ２−４へのデータ転送が実
行されることでバッファ２−３が空きの状態に転ずる。
次に、基準クロックに同期して時刻Ｂでバッファ２−
３の空き状態が検出されることで、バッファ２−２から
バッファ２−３へのデータ転送を指示するデータ転送パ
ルスが発生され、これに従って、バッファ２−２から
バッファ２−３へのデータ転送が実行されることでバッ
ファ２−２が空きの状態に転ずる。
３の空き状態が検出されることで、バッファ２−２から
バッファ２−３へのデータ転送を指示するデータ転送パ
ルスが発生され、これに従って、バッファ２−２から
バッファ２−３へのデータ転送が実行されることでバッ
ファ２−２が空きの状態に転ずる。
続いて、基準クロックに同期して時刻Ｃでバッファ２
−２の空き状態が検出されることで、バッファ２−１か
らバッファ２−２へのデータ転送を指示するデータ転送
パルスが発生され、これに従って、バッファ２−１か
らバッファ２−２へのデータ転送が実行されることでバ
ッファ２−１が空きの状態に転ずるというように処理さ
れていた。
−２の空き状態が検出されることで、バッファ２−１か
らバッファ２−２へのデータ転送を指示するデータ転送
パルスが発生され、これに従って、バッファ２−１か
らバッファ２−２へのデータ転送が実行されることでバ
ッファ２−１が空きの状態に転ずるというように処理さ
れていた。
第７図に、この第６図で説明した例のデータ転送の手
順を図式化して示すことにする。
順を図式化して示すことにする。
しかしながら、このようなデータ転送方式を採る従来
技術では、データ転送を実行していくにあたって、バッ
ファが空きの状態にあることを確認してから、前段のバ
ッファからその空きバッファへのデータ転送を実行して
いくよう処理することから、バッファにデータが詰まっ
た場合においてデータ転送に時間がかかり過ぎることに
なるという問題点があった。
技術では、データ転送を実行していくにあたって、バッ
ファが空きの状態にあることを確認してから、前段のバ
ッファからその空きバッファへのデータ転送を実行して
いくよう処理することから、バッファにデータが詰まっ
た場合においてデータ転送に時間がかかり過ぎることに
なるという問題点があった。
すなわち、上述の例で説明するならば、バッファ２−
１のデータを隣のバッファ２−２に転送するのに３ステ
ップ（次段へのデータ転送時間をｔとするならば3t時間
になる）も踏まなくてはならないことになる。
１のデータを隣のバッファ２−２に転送するのに３ステ
ップ（次段へのデータ転送時間をｔとするならば3t時間
になる）も踏まなくてはならないことになる。
この問題点は、多段データバッファ転送回路１のバッ
ファ段数が増す程大きなものとなることになる。
ファ段数が増す程大きなものとなることになる。
本発明はかかる事情に鑑みてなされたものであって、
短い転送時間でもってデータ転送を実行できるようにす
る新たな多段データバッファ転送回路の提供を目的とす
る。
短い転送時間でもってデータ転送を実行できるようにす
る新たな多段データバッファ転送回路の提供を目的とす
る。
第１図は本発明の原理構成図である。
図中、１は多段データバッファ転送回路、２−ｉは多
段データバッファ転送回路１を構成する複数のバッファ
（２−１は入力段のバッファ、２−ｎは出力段のバッフ
ァ）、３は第１の論理ゲートであって、外部から、各バ
ッファ２−ｉが空いているのか否かを示すフラグ情報を
受け取って、そのフラグ情報から、空いているバッファ
２−ｉと、出力側に空きバッファ２−ｉを持つバッファ
２−ｉに対して、空いているバッファ２−ｉか、出力側
に空きバッファ２−ｉを持つバッファ２−ｉのいずれか
であることを示す表示信号を生成して出力するもの、４
は第２の論理ゲートであって、クロック源から供給され
るクロック信号と、第１の論理ゲート３の信号出力とを
受け、クロック信号に同期して、空いているバッファ２
−ｉと、出力側に空きバッファ２−ｉを持つバッファ２
−ｉに対して、前段バッファ２−ｉからのデータ読込を
指示するデータ転送信号を同時出力するもの、10は遅延
機構であって、第２の論理ゲート４の出力するデータ転
送信号を、入力側に位置するバッファ２−ｉに与えられ
るもの程大きく遅延するものである。
段データバッファ転送回路１を構成する複数のバッファ
（２−１は入力段のバッファ、２−ｎは出力段のバッフ
ァ）、３は第１の論理ゲートであって、外部から、各バ
ッファ２−ｉが空いているのか否かを示すフラグ情報を
受け取って、そのフラグ情報から、空いているバッファ
２−ｉと、出力側に空きバッファ２−ｉを持つバッファ
２−ｉに対して、空いているバッファ２−ｉか、出力側
に空きバッファ２−ｉを持つバッファ２−ｉのいずれか
であることを示す表示信号を生成して出力するもの、４
は第２の論理ゲートであって、クロック源から供給され
るクロック信号と、第１の論理ゲート３の信号出力とを
受け、クロック信号に同期して、空いているバッファ２
−ｉと、出力側に空きバッファ２−ｉを持つバッファ２
−ｉに対して、前段バッファ２−ｉからのデータ読込を
指示するデータ転送信号を同時出力するもの、10は遅延
機構であって、第２の論理ゲート４の出力するデータ転
送信号を、入力側に位置するバッファ２−ｉに与えられ
るもの程大きく遅延するものである。
例えば上述のように、多段データバッファ転送回路１
が４つのバッファ２−ｉ（ｉ＝１〜４）により構成され
るときにあって、例えばバッファ２−1,2−2,2−３が使
用中の状態にあり、バッファ２−４が空きの状態にある
とすると、本発明では、第１の論理ゲート３は、外部か
ら入力されるフラグ情報から、バッファ２−1,2−2,2−
3,2−４に対して、空いているバッファ２−ｉか、出力
側に空きバッファ２−ｉを持つバッファ２−ｉのいずれ
かであることを示す表示信号を出力する。
が４つのバッファ２−ｉ（ｉ＝１〜４）により構成され
るときにあって、例えばバッファ２−1,2−2,2−３が使
用中の状態にあり、バッファ２−４が空きの状態にある
とすると、本発明では、第１の論理ゲート３は、外部か
ら入力されるフラグ情報から、バッファ２−1,2−2,2−
3,2−４に対して、空いているバッファ２−ｉか、出力
側に空きバッファ２−ｉを持つバッファ２−ｉのいずれ
かであることを示す表示信号を出力する。
この信号出力を受けて、第２の論理ゲート４は、クロ
ック信号に同期して、バッファ２−４に対して、バッフ
ァ２−３からのデータ読込を指示し、バッファ２−３に
対して、バッファ２−２からのデータ読込を指示し、バ
ッファ２−２に対して、バッファ２−１からのデータ読
込を指示し、バッファ２−１に対して、入力口からのデ
ータ読込を指示するデータ転送信号を同時出力する。
ック信号に同期して、バッファ２−４に対して、バッフ
ァ２−３からのデータ読込を指示し、バッファ２−３に
対して、バッファ２−２からのデータ読込を指示し、バ
ッファ２−２に対して、バッファ２−１からのデータ読
込を指示し、バッファ２−１に対して、入力口からのデ
ータ読込を指示するデータ転送信号を同時出力する。
このとき、遅延機構10は、バッファ２−３に与えられ
るデータ読込指示のデータ転送信号が、バッファ２−４
に与えられるデータ読込指示のデータ転送信号よりも遅
れ、バッファ２−２に与えられるデータ読込指示のデー
タ転送信号が、バッファ２−３に与えられるデータ読込
指示のデータ転送信号よりも遅れ、バッファ２−１に与
えられるデータ読込指示のデータ転送信号が、バッファ
２−２に与えられるデータ読込指示のデータ転送信号よ
りも遅れるようにとデータ転送信号の遅延処理を実行す
る。
るデータ読込指示のデータ転送信号が、バッファ２−４
に与えられるデータ読込指示のデータ転送信号よりも遅
れ、バッファ２−２に与えられるデータ読込指示のデー
タ転送信号が、バッファ２−３に与えられるデータ読込
指示のデータ転送信号よりも遅れ、バッファ２−１に与
えられるデータ読込指示のデータ転送信号が、バッファ
２−２に与えられるデータ読込指示のデータ転送信号よ
りも遅れるようにとデータ転送信号の遅延処理を実行す
る。
このデータ転送信号を受けて、第７図の転送処理とは
異なって、バッファ２−４の空き状態が検出されると、
将棋倒し的に、先ず最初に、バッファ２−３からバッフ
ァ２−４へのデータ転送が実行され、これに続けて、バ
ッファ２−２からバッファ２−３へのデータ転送が実行
され、これに続けて、バッファ２−１からバッファ２−
２へのデータ転送が実行され、これに続けて、入力口か
らバッファ２−１へのデータ転送が実行されることにな
る。すなわち、図７に示す従来のデータ転送手順との対
比で説明するならば、図２に示すようなデータ転送手順
に従ってデータ転送が実行されることになる。
異なって、バッファ２−４の空き状態が検出されると、
将棋倒し的に、先ず最初に、バッファ２−３からバッフ
ァ２−４へのデータ転送が実行され、これに続けて、バ
ッファ２−２からバッファ２−３へのデータ転送が実行
され、これに続けて、バッファ２−１からバッファ２−
２へのデータ転送が実行され、これに続けて、入力口か
らバッファ２−１へのデータ転送が実行されることにな
る。すなわち、図７に示す従来のデータ転送手順との対
比で説明するならば、図２に示すようなデータ転送手順
に従ってデータ転送が実行されることになる。
このように、本発明によれば、出力側に空きを持つバ
ッファ２−ｉのデータを次段のバッファ２−ｉに、将棋
倒し的に殆ど同時にデータ転送するよう処理するもので
あることから、多段データバッファ転送回路１におい
て、従来よりも著しく高速にデータ転送を実行できるよ
うになる。
ッファ２−ｉのデータを次段のバッファ２−ｉに、将棋
倒し的に殆ど同時にデータ転送するよう処理するもので
あることから、多段データバッファ転送回路１におい
て、従来よりも著しく高速にデータ転送を実行できるよ
うになる。
以下、実施例に従って本発明を詳細に説明する。
第３図に、本発明の一実施例を図示する。
この実施例では、４段構成のバッファからなる多段デ
ータバッファ転送回路１を想定しており、第１図で説明
したものと同じものについては同一の記号で示してあ
る。各バッファ２−ｉ（ｉ＝１〜４）は、転送対象とな
るデータのビット数分のフリップフロップ回路から構成
されている。
ータバッファ転送回路１を想定しており、第１図で説明
したものと同じものについては同一の記号で示してあ
る。各バッファ２−ｉ（ｉ＝１〜４）は、転送対象とな
るデータのビット数分のフリップフロップ回路から構成
されている。
ORゲート５−１は、出力段に配置されるバッファ２−
４の動作フラグ（図中のB4F/Eで表されるものであっ
て、バッファ２−４が使用状態（FULL）にあるときには
“0"、空き状態（EMPTY）にあるときには“1"を表示す
る）と、そのバッファ２−４に隣接して配設されるバッ
ファ２−３の動作フラグ（図中のB3F/E）との論理的を
演算して出力し、ORゲート５−２は、ORゲート５−１の
出力と、バッファ２−３に隣接して配設されるバッファ
２−２の動作フラグ（図中のB2F/E）との論理和を演算
して出力し、ORゲート５−３は、ORゲート５−２の出力
と、バッファ２−２に隣接して配設される入力段のバッ
ファ２−１の動作フラグ（図中のB1F/E）との論理和を
演算して出力する。
４の動作フラグ（図中のB4F/Eで表されるものであっ
て、バッファ２−４が使用状態（FULL）にあるときには
“0"、空き状態（EMPTY）にあるときには“1"を表示す
る）と、そのバッファ２−４に隣接して配設されるバッ
ファ２−３の動作フラグ（図中のB3F/E）との論理的を
演算して出力し、ORゲート５−２は、ORゲート５−１の
出力と、バッファ２−３に隣接して配設されるバッファ
２−２の動作フラグ（図中のB2F/E）との論理和を演算
して出力し、ORゲート５−３は、ORゲート５−２の出力
と、バッファ２−２に隣接して配設される入力段のバッ
ファ２−１の動作フラグ（図中のB1F/E）との論理和を
演算して出力する。
このように構成されるものであることから、バッファ
２−４の動作フラグ（B4F/E）が“1"、すなわち空き状
態を表すときには、すべてのORゲート５−1,5−2,5−３
が“１“を出力し、また、バッファ２−３の動作フラグ
（B3F/E）が“1"を表すときには、すべてのORゲート５
−1,5−2,5−３が“1"を出力し、また、バッファ２−２
の動作フラグ（B2F/E）が“1"を表すときには、ORゲー
ト５−2,5−３が“1"を出力し、また、バッファ２−１
の動作フラグ（B1F/E）が“1"を表すときには、ORゲー
ト５−３のみが“1"を出力するよう動作することにな
る。
２−４の動作フラグ（B4F/E）が“1"、すなわち空き状
態を表すときには、すべてのORゲート５−1,5−2,5−３
が“１“を出力し、また、バッファ２−３の動作フラグ
（B3F/E）が“1"を表すときには、すべてのORゲート５
−1,5−2,5−３が“1"を出力し、また、バッファ２−２
の動作フラグ（B2F/E）が“1"を表すときには、ORゲー
ト５−2,5−３が“1"を出力し、また、バッファ２−１
の動作フラグ（B1F/E）が“1"を表すときには、ORゲー
ト５−３のみが“1"を出力するよう動作することにな
る。
一方、NANDゲート６−１は、バッファ２−４の動作フ
ラグ（B4F/E）とクロック信号との論理積を演算して、
バッファ２−４に対して、データ転送指示のクロック信
号（“０“でデータ転送指示となる）を与え、NANDゲー
ト６−２は、ORゲート５−１の出力とクロック信号との
論理積を演算して、バッファ２−３に対して、データ転
送指示のクロック信号を与え、NANDゲート６−３は、OR
ゲート５−２の出力とクロック信号との論理積を演算し
て、バッファ２−２に対して、データ転送指示のクロッ
ク信号を与え、NANDゲート６−４は、ORゲート５−３の
出力とクロック信号との論理積を演算して、バッファ２
−１に対して、データ転送指示のクロック信号を与える
よう処理する。
ラグ（B4F/E）とクロック信号との論理積を演算して、
バッファ２−４に対して、データ転送指示のクロック信
号（“０“でデータ転送指示となる）を与え、NANDゲー
ト６−２は、ORゲート５−１の出力とクロック信号との
論理積を演算して、バッファ２−３に対して、データ転
送指示のクロック信号を与え、NANDゲート６−３は、OR
ゲート５−２の出力とクロック信号との論理積を演算し
て、バッファ２−２に対して、データ転送指示のクロッ
ク信号を与え、NANDゲート６−４は、ORゲート５−３の
出力とクロック信号との論理積を演算して、バッファ２
−１に対して、データ転送指示のクロック信号を与える
よう処理する。
そして、バッファ２−３に与えられるデータ転送指示
のクロック信号が、バッファ２−４に与えられるデータ
転送指示のクロック信号よりも遅れることを保証するた
めに遅延手段７−１が設けられ、バッファ２−２に与え
られるデータ転送指示のクロック信号が、バッファ２−
３に与えられるデータ転送指示のクロック信号よりも遅
れることを保証するために遅延手段７−２が設けられ、
バッファ２−１に与えられるデータ転送指示のクロック
信号が、バッファ２−２に与えられるデータ転送指示の
クロック信号よりも遅れることを保証するために遅延手
段７−３が設けられることになる。
のクロック信号が、バッファ２−４に与えられるデータ
転送指示のクロック信号よりも遅れることを保証するた
めに遅延手段７−１が設けられ、バッファ２−２に与え
られるデータ転送指示のクロック信号が、バッファ２−
３に与えられるデータ転送指示のクロック信号よりも遅
れることを保証するために遅延手段７−２が設けられ、
バッファ２−１に与えられるデータ転送指示のクロック
信号が、バッファ２−２に与えられるデータ転送指示の
クロック信号よりも遅れることを保証するために遅延手
段７−３が設けられることになる。
次に、このように構成される本発明の実施例の動作処
理について説明する。
理について説明する。
例えば、バッファ２−1,2−2,2−３が使用中の状態に
あり、バッファ２−４が空きの状態にあるとすると、バ
ッファ２−４の動作フラグ（B4F/E）は空きの状態の
“1"にあるので、すべてのORゲート５−1,5−2,5−３が
“1"を出力するよう動作し、これに伴って、クロック信
号（図中のCLK）が“1"となる時点で、すべてのNANDゲ
ート６−1,6−2,6−3,6−４が同時に“0"を出力する。
あり、バッファ２−４が空きの状態にあるとすると、バ
ッファ２−４の動作フラグ（B4F/E）は空きの状態の
“1"にあるので、すべてのORゲート５−1,5−2,5−３が
“1"を出力するよう動作し、これに伴って、クロック信
号（図中のCLK）が“1"となる時点で、すべてのNANDゲ
ート６−1,6−2,6−3,6−４が同時に“0"を出力する。
NANDゲートから“0"が出力されると、バッファ２−４
は、このNANDゲート６−１からの“0"出力を受けて、バ
ッファ２−３のラッチしているデータを読み込み、バッ
ファ２−３は、遅延手段７−１より遅延されるNANDゲー
ト６−２からの“0"出力を受けて、自データがバッファ
２−４に読み込まれると、バッファ２−２のラッチして
いるデータを読み込み、バッファ２−２は、遅延手段７
−２より遅延されるNANDゲート６−３からの“0"出力を
受けて、自データがバッファ２−３に読み込まれると、
バッファ２−１のラッチしているデータを読み込み、バ
ッファ２−１は、遅延手段７−３より遅延されるNANDゲ
ート６−４からの“0"出力を受けて、自データがバッフ
ァ２−２に読み込まれると、入力口のラッチしているデ
ータを読み込む処理を実行する。
は、このNANDゲート６−１からの“0"出力を受けて、バ
ッファ２−３のラッチしているデータを読み込み、バッ
ファ２−３は、遅延手段７−１より遅延されるNANDゲー
ト６−２からの“0"出力を受けて、自データがバッファ
２−４に読み込まれると、バッファ２−２のラッチして
いるデータを読み込み、バッファ２−２は、遅延手段７
−２より遅延されるNANDゲート６−３からの“0"出力を
受けて、自データがバッファ２−３に読み込まれると、
バッファ２−１のラッチしているデータを読み込み、バ
ッファ２−１は、遅延手段７−３より遅延されるNANDゲ
ート６−４からの“0"出力を受けて、自データがバッフ
ァ２−２に読み込まれると、入力口のラッチしているデ
ータを読み込む処理を実行する。
このようにして、第４図に示すように、バッファ２−
４の空き状態が検出されると、将棋倒し的に殆ど同時
に、バッファ２−３からバッファ２−４へのデータ転送
と、バッファ２−２からバッファ２−３へのデータ転送
と、バッファ２−１からバッファ２−２へのデータ転送
と、入力口からバッファ２−１へのデータ転送とが実行
されるよう処理されることになる。
４の空き状態が検出されると、将棋倒し的に殆ど同時
に、バッファ２−３からバッファ２−４へのデータ転送
と、バッファ２−２からバッファ２−３へのデータ転送
と、バッファ２−１からバッファ２−２へのデータ転送
と、入力口からバッファ２−１へのデータ転送とが実行
されるよう処理されることになる。
以上説明したように、本発明によれば、出力側に空き
を持つバッファのデータの次段バッファへの転送を、将
棋倒し的に殆ど同時に実行できるようになることから、
多段データバッファ転送回路において、従来よりも著し
く短い転送時間でもってデータ転送を実行できるように
なる。
を持つバッファのデータの次段バッファへの転送を、将
棋倒し的に殆ど同時に実行できるようになることから、
多段データバッファ転送回路において、従来よりも著し
く短い転送時間でもってデータ転送を実行できるように
なる。
第１図は本発明の原理構成図である。 第２図は本発明のデータ転送手順の説明図である。 第３図は本発明の一実施例である。 第４図は本発明のデータ転送のタイムチャートである。 第５図は従来技術のための説明図である。 第６図は従来のデータ転送方式のタイムチャートであ
る。 第７図は第６図で説明したデータ転送手順の説明図であ
る。 １は多段データバッファ転送回路、２はバッファ、３は
第１の論理ゲート、４は第２の論理ゲート、５はORゲー
ト、６はNANDゲート、７は遅延手段である。
る。 第７図は第６図で説明したデータ転送手順の説明図であ
る。 １は多段データバッファ転送回路、２はバッファ、３は
第１の論理ゲート、４は第２の論理ゲート、５はORゲー
ト、６はNANDゲート、７は遅延手段である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−36390（ＪＰ，Ａ) 特開 昭60−245311（ＪＰ，Ａ)
Claims (1)
- 【請求項１】多段構成のバッファを備え、入力されるデ
ータを該多段構成のバッファに従って順次ラッチしなが
ら出力側に転送するよう処理する多段データバッファ転
送回路において、 外部から、各バッファが空いているのか否かを示すフラ
グ情報を受け取る構成を採り、 かつ、上記フラグ情報を入力として、空いているバッフ
ァと、出力側に空きバッファを持つバッファに対して、
空いているバッファか、出力側に空きバッファを持つバ
ッファのいずれかであることを示す表示信号を生成して
出力する第１の論理ゲート（３）と、 クロック源から供給されるクロック信号と、上記第１の
論理ゲート（３）の信号出力とを受け、該クロック信号
に同期して、空いているバッファと、出力側に空きバッ
ファを持つバッファに対して、前段バッファからのデー
タ読込を指示するデータ転送信号を同時出力する第２の
論理ゲート（４）と、 上記第２の論理ゲート（４）の出力するデータ転送信号
を、入力側に位置するバッファに与えられるもの程大き
く遅延する遅延機構（10）とを備えることを、 特徴とする多段データバッファ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273286A JP2636937B2 (ja) | 1989-10-20 | 1989-10-20 | 多段データバッファ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273286A JP2636937B2 (ja) | 1989-10-20 | 1989-10-20 | 多段データバッファ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03134753A JPH03134753A (ja) | 1991-06-07 |
| JP2636937B2 true JP2636937B2 (ja) | 1997-08-06 |
Family
ID=17525732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273286A Expired - Lifetime JP2636937B2 (ja) | 1989-10-20 | 1989-10-20 | 多段データバッファ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636937B2 (ja) |
-
1989
- 1989-10-20 JP JP1273286A patent/JP2636937B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03134753A (ja) | 1991-06-07 |
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