JPH0276332A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
- Publication number
- JPH0276332A JPH0276332A JP63227416A JP22741688A JPH0276332A JP H0276332 A JPH0276332 A JP H0276332A JP 63227416 A JP63227416 A JP 63227416A JP 22741688 A JP22741688 A JP 22741688A JP H0276332 A JPH0276332 A JP H0276332A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- frequency
- data
- bit phase
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、成る第１のクロックと同期して入力する入力
データを、該第１のクロックの周波数のＮ倍（但しＮは
自然数）の周波数をもち、該第１のクロックとは独立し
た位相をもつ第２のクロックに同期させて出力データと
して出力するビット位相同期回路に関するものである。
データを、該第１のクロックの周波数のＮ倍（但しＮは
自然数）の周波数をもち、該第１のクロックとは独立し
た位相をもつ第２のクロックに同期させて出力データと
して出力するビット位相同期回路に関するものである。
（従来の技術）
データを、データと同一周波数で独立なビット位相を持
つクロックに乗せ替えて出力する従来のビット位相同期
回路としては、第４図に示す構成のエラスティックスト
アが一般に知られている。
つクロックに乗せ替えて出力する従来のビット位相同期
回路としては、第４図に示す構成のエラスティックスト
アが一般に知られている。
第４図において、エラスティックストアＥＳは、入力ク
ロック（１）Ｃ１に同期して入力データＤを書き込まれ
、書き込まれたそのデータをクロック（１）Ｃ１とは同
一周波数で独立なビット位相を持つクロック（２） Ｃ
２に同期して読み出すことで、ビット位相の同期したデ
ータを出力している。
ロック（１）Ｃ１に同期して入力データＤを書き込まれ
、書き込まれたそのデータをクロック（１）Ｃ１とは同
一周波数で独立なビット位相を持つクロック（２） Ｃ
２に同期して読み出すことで、ビット位相の同期したデ
ータを出力している。
第５図は第４図の構成をさらに詳細に示した構成図であ
る。第５図に見られるように、エラスティックストアＥ
Ｓは、メモリＭとこれへの書き込みカウンタＷＫ、読み
出しカウンタＲＫから構成される。メモリＭにはデータ
をラッチするフリップフロップＭＥＭが８個設けである
が、必要に応じて個数を変えてもよい。
る。第５図に見られるように、エラスティックストアＥ
Ｓは、メモリＭとこれへの書き込みカウンタＷＫ、読み
出しカウンタＲＫから構成される。メモリＭにはデータ
をラッチするフリップフロップＭＥＭが８個設けである
が、必要に応じて個数を変えてもよい。
動作を以下に説明する。書き込みカウンタＷＫはクロッ
ク（１）ＣＩで動作しており、これに同期したデータＤ
を入力してＭＥＭｌからＭＥＭ８まで順次書き込みを繰
り返す。一方、読み出しカウンタＲＫはクロック（１）
と周波数は同一であるが独立のビット位相を持つクロッ
ク（２） Ｃ２で動作しており、フリップフロップＭＥ
Ｍからのデータの読み出しを順次繰り返す。両カウンタ
の動作開始時に、両者の初期位相を半周期ずらす、即ち
ＭＥＭ５に書き込む時にＭＥＭｌから読み出すように設
定すれば両者が同一周波数で動作しているため、その後
、半周期ずれた状態で書き込み、読み出しを繰り返す。
ク（１）ＣＩで動作しており、これに同期したデータＤ
を入力してＭＥＭｌからＭＥＭ８まで順次書き込みを繰
り返す。一方、読み出しカウンタＲＫはクロック（１）
と周波数は同一であるが独立のビット位相を持つクロッ
ク（２） Ｃ２で動作しており、フリップフロップＭＥ
Ｍからのデータの読み出しを順次繰り返す。両カウンタ
の動作開始時に、両者の初期位相を半周期ずらす、即ち
ＭＥＭ５に書き込む時にＭＥＭｌから読み出すように設
定すれば両者が同一周波数で動作しているため、その後
、半周期ずれた状態で書き込み、読み出しを繰り返す。
以上説明した動作を行えば、エラスティックストアにク
ロック（１）とこれに同期したデータを加えることで、
クロック（２）に同期したデータが出力データとして読
み出される。
ロック（１）とこれに同期したデータを加えることで、
クロック（２）に同期したデータが出力データとして読
み出される。
従来のエラスティックストアでは、クロック（１）とク
ロック（２）が同一周波数ならばデータを後者の位相に
乗せ替えることができる。しかし、周波数が異なる場合
、例えばクロック（２）がクロック（１）のＮ倍（但し
Ｎは自然数）の周波数であった場合には、読み出しカウ
ンタが書き込みカウンタよりもＮ倍速く動作するため、
データのスリップが生じる。
ロック（２）が同一周波数ならばデータを後者の位相に
乗せ替えることができる。しかし、周波数が異なる場合
、例えばクロック（２）がクロック（１）のＮ倍（但し
Ｎは自然数）の周波数であった場合には、読み出しカウ
ンタが書き込みカウンタよりもＮ倍速く動作するため、
データのスリップが生じる。
上記従来技術では、クロック（］）とクロック（２）の
周波数が同一であることが前提であるため、例えば、空
間分割型スイッチの入り側でエラスティックストアを用
いて全入力端子の位相を揃えようとすると、異なる多く
の方路から到着するデータの速度が異なる場合には、適
応できないという問題があった。
周波数が同一であることが前提であるため、例えば、空
間分割型スイッチの入り側でエラスティックストアを用
いて全入力端子の位相を揃えようとすると、異なる多く
の方路から到着するデータの速度が異なる場合には、適
応できないという問題があった。
本発明の目的は、このような問題点を解決し、異速度の
データに対して同一の回路構成でデータと独立な位相を
もつクロックに乗せ替えて出力することのできるビット
位相同期回路を提供する事にある。
データに対して同一の回路構成でデータと独立な位相を
もつクロックに乗せ替えて出力することのできるビット
位相同期回路を提供する事にある。
上記目的達成のため、本発明では、第１のクロックと同
期して入力する入力データを、前記第１のクロックの周
波数のＮ倍（但しＮは自然数）の周波数をもち、該第１
のクロックとは独立した位相をもつ第２のクロックに同
期させて出力データとして出力するビット位相同期回路
において、前記第２のクロックを入力され、その周波数
を１／Ｎに分周して分周クロックとして出力するクロッ
ク分周回路と、前記入力データを前記第１のクロックに
同期して書き込まれ、書き込まれた該データを前記分周
クロックに同期して読み出して出力データとして出力す
るエラスティックストアと、を具備した。
期して入力する入力データを、前記第１のクロックの周
波数のＮ倍（但しＮは自然数）の周波数をもち、該第１
のクロックとは独立した位相をもつ第２のクロックに同
期させて出力データとして出力するビット位相同期回路
において、前記第２のクロックを入力され、その周波数
を１／Ｎに分周して分周クロックとして出力するクロッ
ク分周回路と、前記入力データを前記第１のクロックに
同期して書き込まれ、書き込まれた該データを前記分周
クロックに同期して読み出して出力データとして出力す
るエラスティックストアと、を具備した。
クロック分周回路は、第２のクロックを入力され、その
周波数を１／Ｎに分周して出力する。エラスティックス
トアでは、入力データを第１のクロックに同期して書き
込まれ、書き込まれた該データを前記分周クロックに同
期して読み出して出力データとして出力する。こうして
第１のクロックと同期して入力する入力データを、該第
１のクロックの周波数のＮ倍の周波数をもち、該第１の
クロックとは独立した位相をもつ第２のクロックに同期
させて出力データとして出力することができる。
周波数を１／Ｎに分周して出力する。エラスティックス
トアでは、入力データを第１のクロックに同期して書き
込まれ、書き込まれた該データを前記分周クロックに同
期して読み出して出力データとして出力する。こうして
第１のクロックと同期して入力する入力データを、該第
１のクロックの周波数のＮ倍の周波数をもち、該第１の
クロックとは独立した位相をもつ第２のクロックに同期
させて出力データとして出力することができる。
以下、本発明の一実施例を図面により説明する。
第１図は、本発明の一実施例としてのビット位相同期回
路を示す構成図である。同図に見られるように、本発明
によるビット位相同期回路１は、従来構成のエラスティ
ックストアＥＳと分周回路２により構成され、クロック
（１）とこれに同期したデータ、クロック（１）のＮ倍
の周波数をもちクロック（１） とは独立なビット位相
をもつクロック（３）が入力される。
路を示す構成図である。同図に見られるように、本発明
によるビット位相同期回路１は、従来構成のエラスティ
ックストアＥＳと分周回路２により構成され、クロック
（１）とこれに同期したデータ、クロック（１）のＮ倍
の周波数をもちクロック（１） とは独立なビット位相
をもつクロック（３）が入力される。
次に、動作を説明する。クロック（１）とこれに同期し
たデータＤを第４図の場合と同様にエラスティックスド
アＥＳに入力する。一方、クロック（１）のＮ倍の周波
数をもちビット位相が独立なりロック（３）を入力する
と、これは制御信号に基づき分周回路２においてクロッ
ク（１）と同一の周波数（１／Ｎ）に分周され、クロッ
ク（２）としてエラスティックストアＥＳの端子Ｃ２に
入力される。
たデータＤを第４図の場合と同様にエラスティックスド
アＥＳに入力する。一方、クロック（１）のＮ倍の周波
数をもちビット位相が独立なりロック（３）を入力する
と、これは制御信号に基づき分周回路２においてクロッ
ク（１）と同一の周波数（１／Ｎ）に分周され、クロッ
ク（２）としてエラスティックストアＥＳの端子Ｃ２に
入力される。
エラスティックストアＥＳではクロック（２）に同期し
たデータが端子Ｑから出力されるが、この出力データは
クロック（３）とも同期していることは言うまでもない
。
たデータが端子Ｑから出力されるが、この出力データは
クロック（３）とも同期していることは言うまでもない
。
第２図は、第１図の各部信号のタイムチャートを示して
いる。この第２図はＮ＝３の場合であり、データとクロ
ック（１）が入力されている。入力データは、ａ ｌ
／ ａ ８． ｂ １＝ｂ ８の順番で到着し、クロ
ック（１）の立ち上がりでＭＥＭＩ−ＭＥＭ８に順次書
き込まれる。ＭＥＭとは、エラスティックストアＥＳ内
のフリデブフロップであり、第５図で説明済みである。
いる。この第２図はＮ＝３の場合であり、データとクロ
ック（１）が入力されている。入力データは、ａ ｌ
／ ａ ８． ｂ １＝ｂ ８の順番で到着し、クロ
ック（１）の立ち上がりでＭＥＭＩ−ＭＥＭ８に順次書
き込まれる。ＭＥＭとは、エラスティックストアＥＳ内
のフリデブフロップであり、第５図で説明済みである。
各々のＭＥＭでは、８クロツクに１回しかデータが書き
込まれないため、データの長さは８倍に広がっている。
込まれないため、データの長さは８倍に広がっている。
この図では、時刻ｔｌｌでＭＥＭ １にデータｂ１、時
刻ｔ１２でＭＥＭ２にデータｂ２が書き込まれており、
各々データｂｌ、ｂ２が８倍に広がっている。一方、ク
ロック（３）を１／３の速度に分周し、これをクロック
（２）とする。ＭＥＭからの読みだしは、書き込みと半
周期程度ずれて行われる。この図ではＭＥＭＩにデータ
が書き込まれている時刻ｔｌｌに、これと接近した時刻
ｔ２５において、ＭＥＭ５から以前書かれたデータａ５
が読みだされている。読み出されるデータは、クロック
（３）と同期している。
刻ｔ１２でＭＥＭ２にデータｂ２が書き込まれており、
各々データｂｌ、ｂ２が８倍に広がっている。一方、ク
ロック（３）を１／３の速度に分周し、これをクロック
（２）とする。ＭＥＭからの読みだしは、書き込みと半
周期程度ずれて行われる。この図ではＭＥＭＩにデータ
が書き込まれている時刻ｔｌｌに、これと接近した時刻
ｔ２５において、ＭＥＭ５から以前書かれたデータａ５
が読みだされている。読み出されるデータは、クロック
（３）と同期している。
このようにして、クロック（１）のＮ倍の速度をもつク
ロック（３）に入力データを乗せ替えることができる。
ロック（３）に入力データを乗せ替えることができる。
第３図は、第１図中の分周回路の一構成例を示すブロッ
ク図である。第３図において、１ ／Ｌ。
ク図である。第３図において、１ ／Ｌ。
１／Ｍ （Ｌ、 Ｍ ：自然数）など複数種類の分周器
Ｕとこれらの出力の中から１個を選択するセレクタＳＥ
Ｌが設けられ、クロック（３）が各分周器にマルチ入力
される。各分周器からの出力がセレクタＳＥＬに加えら
れ、制御信号を基にこれらの出力がクロック（２）とし
て選択出力される。
Ｕとこれらの出力の中から１個を選択するセレクタＳＥ
Ｌが設けられ、クロック（３）が各分周器にマルチ入力
される。各分周器からの出力がセレクタＳＥＬに加えら
れ、制御信号を基にこれらの出力がクロック（２）とし
て選択出力される。
以上説明したように、本発明によるビット位相同期回路
は、分周回路と従来構成のエラスティックストアにより
構成されているため、データをこのＮ倍の速度をもちビ
ット位相が独立なりロックに乗せ替えることができる。
は、分周回路と従来構成のエラスティックストアにより
構成されているため、データをこのＮ倍の速度をもちビ
ット位相が独立なりロックに乗せ替えることができる。
これにより、空間分割型スイッチの全入力に本発明によ
るビット位相同期回路を設ければミデータの速度が例え
ば５０Ｍｂ／ｓ、１５０Ｍｂ／ｓ。
るビット位相同期回路を設ければミデータの速度が例え
ば５０Ｍｂ／ｓ、１５０Ｍｂ／ｓ。
６００ Ｍ ｂ ／ ｓなどと異なる場合でも、簡易な
制御によってデータを共通りロックに乗せ替えることが
可能となるため、空間分割型スイッチを共通りロックで
動作させることができ、スイッチを高速化できる利点の
みならず同期設計が容易になる利点が生ずる。
制御によってデータを共通りロックに乗せ替えることが
可能となるため、空間分割型スイッチを共通りロックで
動作させることができ、スイッチを高速化できる利点の
みならず同期設計が容易になる利点が生ずる。
第１図は本発明の一実施例としてのビット位相同期回路
を示す構成図、第２図は第１図の回路動作を示すタイム
チャート、第３図は第１図中の分周回路の構成を示すブ
ロック図、第４図はエラスティックストアから成る従来
のビット位相同期回路を示す構成図、第５図はエラステ
ィックストアから成る従来のビット位相同期回路の動作
原理説明図、である。 符号の説明 ｌ・・・本発明によるビット位相同期回路、２・・・分
周回路 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 填ｌ − 薯２ｖ！Ｊ ｔ＋＋ｔ＋２
を示す構成図、第２図は第１図の回路動作を示すタイム
チャート、第３図は第１図中の分周回路の構成を示すブ
ロック図、第４図はエラスティックストアから成る従来
のビット位相同期回路を示す構成図、第５図はエラステ
ィックストアから成る従来のビット位相同期回路の動作
原理説明図、である。 符号の説明 ｌ・・・本発明によるビット位相同期回路、２・・・分
周回路 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 填ｌ − 薯２ｖ！Ｊ ｔ＋＋ｔ＋２
Claims (1)
- 【特許請求の範囲】 １）第１のクロックと同期して入力する入力データを、
前記第１のクロックの周波数のＮ倍（但しＮは自然数）
の周波数をもち、該第１のクロックとは独立した位相を
もつ第２のクロックに同期させて出力データとして出力
するビット位相同期回路において、 前記第２のクロックを入力され、その周波数を１／Ｎに
分周して分周クロックとして出力するクロック分周回路
と、前記入力データを前記第１のクロックに同期して書
き込まれ、書き込まれた該データを前記分周クロックに
同期して読み出して前記出力データとして出力するエラ
スティックストアと、から成ることを特徴とするビット
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63227416A JPH0276332A (ja) | 1988-09-13 | 1988-09-13 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63227416A JPH0276332A (ja) | 1988-09-13 | 1988-09-13 | ビット位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0276332A true JPH0276332A (ja) | 1990-03-15 |
Family
ID=16860501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63227416A Pending JPH0276332A (ja) | 1988-09-13 | 1988-09-13 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0276332A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642387A (en) * | 1995-02-03 | 1997-06-24 | Oki Electric Industry Co., Ltd. | Bit synchronization method and circuit |
| WO2010010603A1 (ja) * | 2008-07-25 | 2010-01-28 | 株式会社アドバンテスト | クロック乗せ換え回路およびそれを用いた試験装置 |
| US8111794B2 (en) | 2010-04-27 | 2012-02-07 | Kabushiki Kaisha Toshiba | Data synchronizer for synchronizing data and communication interface including the same |
-
1988
- 1988-09-13 JP JP63227416A patent/JPH0276332A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642387A (en) * | 1995-02-03 | 1997-06-24 | Oki Electric Industry Co., Ltd. | Bit synchronization method and circuit |
| WO2010010603A1 (ja) * | 2008-07-25 | 2010-01-28 | 株式会社アドバンテスト | クロック乗せ換え回路およびそれを用いた試験装置 |
| JP4995325B2 (ja) * | 2008-07-25 | 2012-08-08 | 株式会社アドバンテスト | クロック乗せ換え回路およびそれを用いた試験装置 |
| US8451034B2 (en) | 2008-07-25 | 2013-05-28 | Advantest Corporation | Clock hand-off circuit |
| US8111794B2 (en) | 2010-04-27 | 2012-02-07 | Kabushiki Kaisha Toshiba | Data synchronizer for synchronizing data and communication interface including the same |
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