JPS58139395A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPS58139395A JPS58139395A JP57020179A JP2017982A JPS58139395A JP S58139395 A JPS58139395 A JP S58139395A JP 57020179 A JP57020179 A JP 57020179A JP 2017982 A JP2017982 A JP 2017982A JP S58139395 A JPS58139395 A JP S58139395A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- flip
- data
- flops
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数個のレジスタを縦続接続してなる７７トレ
ジスタに関する。
ジスタに関する。
シフトレジスタは一般に直列に軸送される情報を初段の
レジスタが受けて、これを所定のタイミングで順次後段
のレジスタへ移送するためのもので１例えば直列−並列
変換回路遅延回路、カウンタ回路、あるいはタイミング
制御回路等に使用されている。かかるシフトレジスタを
構成する要素としては、レジスタとして例えばフリップ
・フロップ素子が、また７７ト制御として例えばクロッ
ク信号が用いられている。
レジスタが受けて、これを所定のタイミングで順次後段
のレジスタへ移送するためのもので１例えば直列−並列
変換回路遅延回路、カウンタ回路、あるいはタイミング
制御回路等に使用されている。かかるシフトレジスタを
構成する要素としては、レジスタとして例えばフリップ
・フロップ素子が、また７７ト制御として例えばクロッ
ク信号が用いられている。
従来は第１図に示すよう罠１例えは４ビツトシフトレジ
スタは４個のフリップ・フロップ１〜４が縦続接続され
、初段の７リツプ・７０ツグｌには入力端子（ＩＮ）か
らデータが入力され、これはクロックφ、φによって順
次後段のフリップ・フロップへ転送され出力端子（ＯＵ
Ｔ）から出力される。尚、直列に転送されてきた４ビツ
トの情報を並列に出力する時には端子５〜８が用いられ
る。
スタは４個のフリップ・フロップ１〜４が縦続接続され
、初段の７リツプ・７０ツグｌには入力端子（ＩＮ）か
らデータが入力され、これはクロックφ、φによって順
次後段のフリップ・フロップへ転送され出力端子（ＯＵ
Ｔ）から出力される。尚、直列に転送されてきた４ビツ
トの情報を並列に出力する時には端子５〜８が用いられ
る。
情報の入力タイミングおよび出力タイミングの制御はク
ロック信号で行なわれるが、第１図のように互いに位相
の異なるクロック信号φ、φによって制御するものと、
単に１個のクロック信号φのみによって制御する吃のと
あるが、シフト動作の確実性および制御の容易性の面か
ら第１図のように２相制御を用いるのが有効である。２
相制御の場合には、クロックφは奇数段のフリップ・７
０ツブを、又クロックφは偶数段の７リツプー７０ツブ
を制御するように構成されている。勿論、２相以上のク
ロック制御も可能である。
ロック信号で行なわれるが、第１図のように互いに位相
の異なるクロック信号φ、φによって制御するものと、
単に１個のクロック信号φのみによって制御する吃のと
あるが、シフト動作の確実性および制御の容易性の面か
ら第１図のように２相制御を用いるのが有効である。２
相制御の場合には、クロックφは奇数段のフリップ・７
０ツブを、又クロックφは偶数段の７リツプー７０ツブ
を制御するように構成されている。勿論、２相以上のク
ロック制御も可能である。
しかしながら１例え２相制御を行なったとしても、シフ
トレジスタに入力される情報の転送速度を初段のフリッ
プ・７０ツブｌに供給されるクロックφの周波数より高
速化することはできなかった。即ち、クロック１周期内
に複数の情報を入力したとしても、フリップフロップに
確実にセットされるのは１個の情報だけであり、他の情
報は受けつけられないからである。従って、情報転送速
度がシフトレジスタのクロック周波数によって制限され
ることが、従来の大きな欠点であった。確かにクロック
周波数を高くすれは高速転送は可能になるが、高周波ク
ロックを作り出す回路やその１゜ クロックに追随できるグリップ・フロックを作ることが
困難であシ、かつまたコストメリットが損われることも
事実である。
トレジスタに入力される情報の転送速度を初段のフリッ
プ・７０ツブｌに供給されるクロックφの周波数より高
速化することはできなかった。即ち、クロック１周期内
に複数の情報を入力したとしても、フリップフロップに
確実にセットされるのは１個の情報だけであり、他の情
報は受けつけられないからである。従って、情報転送速
度がシフトレジスタのクロック周波数によって制限され
ることが、従来の大きな欠点であった。確かにクロック
周波数を高くすれは高速転送は可能になるが、高周波ク
ロックを作り出す回路やその１゜ クロックに追随できるグリップ・フロックを作ることが
困難であシ、かつまたコストメリットが損われることも
事実である。
本発明はクロック周波数を高くすることなく入７トレジ
スタを提供することを目的とする。
スタを提供することを目的とする。
従って本発明のシフトレジスタは第１のクロックで制御
される複数の直列接続されたレジスタ群と、これと位相
の異なる第２のクロックで制御される複数の直列接続さ
れたレジスタ群を有し、これら２種類のレジスタ群の各
初段のレジスタに入力情報を共通に供給するようにした
こと？ｊＦｊ像とする。
される複数の直列接続されたレジスタ群と、これと位相
の異なる第２のクロックで制御される複数の直列接続さ
れたレジスタ群を有し、これら２種類のレジスタ群の各
初段のレジスタに入力情報を共通に供給するようにした
こと？ｊＦｊ像とする。
本発明によれば、２種類のレジスタ群の各初段のレジス
タに情報が共通に与えられるものの、夫々に供給される
クロックの位相が異なっているため、入力される情報は
自動的に選択されて初段のレジスタに設定される。と〈
Ｋ、２相クロツクφ。
タに情報が共通に与えられるものの、夫々に供給される
クロックの位相が異なっているため、入力される情報は
自動的に選択されて初段のレジスタに設定される。と〈
Ｋ、２相クロツクφ。
φの場合は、奇数番目の情報と偶数番目の情報とが２種
類のレジスタ群に分離されて夫々セットされる。従って
、クロック周波数を高くすることなく、約２倍の速度で
シフトレジスタに情報を供給することができる。しかも
各レジスタは従来と同様の回路構成でよく、とくに高速
用に改良されることは必ずしも必要ではない。
類のレジスタ群に分離されて夫々セットされる。従って
、クロック周波数を高くすることなく、約２倍の速度で
シフトレジスタに情報を供給することができる。しかも
各レジスタは従来と同様の回路構成でよく、とくに高速
用に改良されることは必ずしも必要ではない。
尚、勿論２相クロツク以外に３相や４相等多相クロック
を使用しても、その相数分だけレジスタ群を用意し、各
群の初段に共通に情報を供給するように構成しておくこ
とにより、同様の効果が得られることは明らかでおる。
を使用しても、その相数分だけレジスタ群を用意し、各
群の初段に共通に情報を供給するように構成しておくこ
とにより、同様の効果が得られることは明らかでおる。
しかも、このように多相クロックになれはなる程、本発
明による効果は顕著になってくる。
明による効果は顕著になってくる。
以下に図面を参照して本発明の実施例を詳しく説明する
。
。
第１図は本発明を２相シフトレジスタに適用した一実施
例のブロック図である。
例のブロック図である。
同図において、データー入力端子（ＩＮ）１１は７リツ
プーフ四ツブ１２と１３との入力端に共通に接続され、
フリップ−フロップ１２の出力はフリップ・フロップ１
４の入力に接続され、フリップのプロップ１３の出力は
フ、リップ・フロップ１５の入力に＠続される。
プーフ四ツブ１２と１３との入力端に共通に接続され、
フリップ−フロップ１２の出力はフリップ・フロップ１
４の入力に接続され、フリップのプロップ１３の出力は
フ、リップ・フロップ１５の入力に＠続される。
第１のレジスタ群を構成するフリップ・フロップ１２と
１４にはクロック入力端子１６からクロックφが共通に
供給され、第２のレジスタ群を構成するフリップ・フロ
ップ１３と１５にはクロック入力端子１７から逆相クロ
ックφが共通に供給される。各フリップフロップ１２．
１３，１４．１５の出力はデーター出力端子１８，１９
，２０．２１から夫々並列に取り出される。
１４にはクロック入力端子１６からクロックφが共通に
供給され、第２のレジスタ群を構成するフリップ・フロ
ップ１３と１５にはクロック入力端子１７から逆相クロ
ックφが共通に供給される。各フリップフロップ１２．
１３，１４．１５の出力はデーター出力端子１８，１９
，２０．２１から夫々並列に取り出される。
第２図の動作を第３図のタイミング図を参照して説明す
る。互いに逆相になっているクロックφ。
る。互いに逆相になっているクロックφ。
φが端子１６と端子１７より人力され、データ（情報）
が入力端子（ＩＮ）１１から第３図のように入力される
と、期間ＴＫおけるデータの内容は２進数でｏ、ｔ、ｔ
、ｔである。各７リツプ・フロップはクロックの立下り
でデータを入力するものとする。期間Ｔ内で転送される
最初のデータ（０１Ｆｉクロツクφに同期して７リツプ
・フロップ１３にセットされ１次のデータ（１１はクロ
ックφに同期してフリップ・７０ツブ１２にセットされ
る。更に次のデータ（１）はクロックφに同期してフリ
ップ・フロップ１３にセットされるとともに、前のデー
タ（０）はフリップ・フロップ１５にシフトされる。
が入力端子（ＩＮ）１１から第３図のように入力される
と、期間ＴＫおけるデータの内容は２進数でｏ、ｔ、ｔ
、ｔである。各７リツプ・フロップはクロックの立下り
でデータを入力するものとする。期間Ｔ内で転送される
最初のデータ（０１Ｆｉクロツクφに同期して７リツプ
・フロップ１３にセットされ１次のデータ（１１はクロ
ックφに同期してフリップ・７０ツブ１２にセットされ
る。更に次のデータ（１）はクロックφに同期してフリ
ップ・フロップ１３にセットされるとともに、前のデー
タ（０）はフリップ・フロップ１５にシフトされる。
最後のデータ（１）はクロックφに同期してフリップ−
フロップ１２にセットされ面のデータ（１）はフリップ
・フロッグ１４ヘシフトされろ。この結果。
フロップ１２にセットされ面のデータ（１）はフリップ
・フロッグ１４ヘシフトされろ。この結果。
期間Ｔで転送されてきた４ビツトのデータは端子１８〜
２１から夫々並列に転送される。すなわち。
２１から夫々並列に転送される。すなわち。
わずかクロック１．５周期で４ビツトものデータをシフ
トレジスタヘセットすることができ、クロック周波数を
高めることなく、入力端子（ＩＮ）Ｋ入力されるデータ
の転送速度を高速化することができる。
トレジスタヘセットすることができ、クロック周波数を
高めることなく、入力端子（ＩＮ）Ｋ入力されるデータ
の転送速度を高速化することができる。
尚、この実施例では入力される最初のデータかクロック
φと同期して取シ込まれる例を示したが。
φと同期して取シ込まれる例を示したが。
入力データとクロックとの同期が取られていない非同期
システムにおいて、入力されるデータの順序で出力させ
たいような装置においては、第４図のような構成とすれ
ばよい。。
システムにおいて、入力されるデータの順序で出力させ
たいような装置においては、第４図のような構成とすれ
ばよい。。
２゜５施カえおい、も１本、−明。基本的な構成は同様
ＫＲＲ１）入れられている。データーは入力端（ＩＮ）
からフリップ・フロップ３１と３２に共通に入力され、
フリップ・フロップ３２の出力はフリップ・フロップ３
４に接続して、第１相シフトレジスタを構成し、フリッ
プ・フロップ３１の出力はフリップ・プロップ３３に接
続し、フリップ・フロップ３３の出力はフリップ・フロ
ップ３５に接続し、第２相シフトレジスタを構成すゐ。
ＫＲＲ１）入れられている。データーは入力端（ＩＮ）
からフリップ・フロップ３１と３２に共通に入力され、
フリップ・フロップ３２の出力はフリップ・フロップ３
４に接続して、第１相シフトレジスタを構成し、フリッ
プ・フロップ３１の出力はフリップ・プロップ３３に接
続し、フリップ・フロップ３３の出力はフリップ・フロ
ップ３５に接続し、第２相シフトレジスタを構成すゐ。
フリップ・フロップ３２と３４の入力にはクロックφが
供給され、フリップ・フロップ３１，３３゜３５の入力
にはクロックφが供給される。
供給され、フリップ・フロップ３１，３３゜３５の入力
にはクロックφが供給される。
各７リツプ・フロップの出力は切シ換え回路３６〜３９
へ接続され、切り換え回路では隣り合うフリップ・フロ
ップの出力の選択を制御信号３０に応答して実行する。
へ接続され、切り換え回路では隣り合うフリップ・フロ
ップの出力の選択を制御信号３０に応答して実行する。
切シ換え回路の出力は端子４０〜４３から並列に取シ出
される。
される。
第４図において、データはフリップ・フロップ３１と３
２に入力され、第１相シフトレジスタであるフリップ−
フロップ３２の方はクロックφに同期してデータを受は
取シ、第２相シフトレジスタであるフリップ１フロツプ
３１はクロックφに同期してデータを受は取る。この場
合データとクロックは非同期であるため、データ入力時
先に立下がった方のクロックによっていずれの７フトレ
ジスタへ奇数番目のデータが入力されるかが決定される
。仮に、最初のデータがフリップ・フロップ３２にセッ
トされると、切り換え回路３６〜３９のスイッチは左に
倒れ、端子４０〜４３をフリップ・フロップ３１，３２
，３３．３４へ夫々対応するように切り換えられる。
２に入力され、第１相シフトレジスタであるフリップ−
フロップ３２の方はクロックφに同期してデータを受は
取シ、第２相シフトレジスタであるフリップ１フロツプ
３１はクロックφに同期してデータを受は取る。この場
合データとクロックは非同期であるため、データ入力時
先に立下がった方のクロックによっていずれの７フトレ
ジスタへ奇数番目のデータが入力されるかが決定される
。仮に、最初のデータがフリップ・フロップ３２にセッ
トされると、切り換え回路３６〜３９のスイッチは左に
倒れ、端子４０〜４３をフリップ・フロップ３１，３２
，３３．３４へ夫々対応するように切り換えられる。
またＪＲ２相シフトレジスタ、すなわちフリップ・フロ
ップ３１に先にデータが入力されたときは。
ップ３１に先にデータが入力されたときは。
フリップ・フロップ３１と３３とのデータを１ビツト右
へシフトとして夫々フリップ・フロップ３３．３５にセ
ットして、スイッチを右側に倒すように制御信号３０で
制御すればよい。
へシフトとして夫々フリップ・フロップ３３．３５にセ
ットして、スイッチを右側に倒すように制御信号３０で
制御すればよい。
このように、データがどちらのシフトレジスタに入って
も制御信号３０によシ切り換え回路の接続を選択するこ
とで、出力端子４０〜４３から適正な順序でデータを出
力することができる。
も制御信号３０によシ切り換え回路の接続を選択するこ
とで、出力端子４０〜４３から適正な順序でデータを出
力することができる。
以上のように本発明によれはクロックを高速化すること
なくデータ転送速度を高速化できるという特異な作用効
果が得られる。
なくデータ転送速度を高速化できるという特異な作用効
果が得られる。
尚、レジスタの段数およびレジスタ群の個数は任意に設
定することができ、かつシフトレジスタからの出力の取
り出し方も任意に変更することができる。
定することができ、かつシフトレジスタからの出力の取
り出し方も任意に変更することができる。
第１図は従来の２相シフトレジスタのブロック図、第２
図は本発明の一実施例によるシフトレジスタのブロック
図、第３図はそのタイミング図、第４図は本発明の他の
実施例のブロック図である。 １１・・・・・・データ入力端子、１〜４，１２〜１５
゜３１〜３５・・・・・・フリップ・フロップ、φ、φ
・・・・・・クロック、５〜８，１８〜２１．４０〜４
３・・・・・・データ出力端子、−３６〜３９・・・・
・・切シ換え回路。 第 １ 刃 、′、・・ 拓 ７ 囚 φ Ｎ ０ｔ）Ｔｌ（／ い １ ０ＵＴπ ｖｒｚｔ
図は本発明の一実施例によるシフトレジスタのブロック
図、第３図はそのタイミング図、第４図は本発明の他の
実施例のブロック図である。 １１・・・・・・データ入力端子、１〜４，１２〜１５
゜３１〜３５・・・・・・フリップ・フロップ、φ、φ
・・・・・・クロック、５〜８，１８〜２１．４０〜４
３・・・・・・データ出力端子、−３６〜３９・・・・
・・切シ換え回路。 第 １ 刃 、′、・・ 拓 ７ 囚 φ Ｎ ０ｔ）Ｔｌ（／ い １ ０ＵＴπ ｖｒｚｔ
Claims (1)
- 第１のクロックで制御される縦続接続された第１のレジ
スタ群と、これと位相の異なる第２のクロックで制御さ
れる縦続接続された第２のレジスタ群とを有し、前記第
１および第２のレジスタ群
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020179A JPS58139395A (ja) | 1982-02-10 | 1982-02-10 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020179A JPS58139395A (ja) | 1982-02-10 | 1982-02-10 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139395A true JPS58139395A (ja) | 1983-08-18 |
| JPH0429159B2 JPH0429159B2 (ja) | 1992-05-18 |
Family
ID=12019946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57020179A Granted JPS58139395A (ja) | 1982-02-10 | 1982-02-10 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139395A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090084301A1 (en) * | 2007-03-10 | 2009-04-02 | Friedrich Mewis | Device for reducing the drive power requirement of a ship |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291339A (en) * | 1976-01-27 | 1977-08-01 | Nec Corp | Controlling shift register |
-
1982
- 1982-02-10 JP JP57020179A patent/JPS58139395A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291339A (en) * | 1976-01-27 | 1977-08-01 | Nec Corp | Controlling shift register |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090084301A1 (en) * | 2007-03-10 | 2009-04-02 | Friedrich Mewis | Device for reducing the drive power requirement of a ship |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0429159B2 (ja) | 1992-05-18 |
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