JP2723546B2 - ディレイ回路 - Google Patents
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Description
【発明の詳細な説明】 本発明は、ディレイ回路に関し、特に、動作速度が速
く、また、ディレイ時間を細かく可変とすることのでき
るディレイ回路に関する。
く、また、ディレイ時間を細かく可変とすることのでき
るディレイ回路に関する。
［従来の技術］ 従来、この種のディレイ回路は、シリアルクロックに
同期して動作するディレイ機能ブロックを直列に１ない
し複数個有するものであって、この回路においては、シ
リアルクロック周期と各ディレイ機能ブロックの構成で
一義に決まる固定のディレイ時間を有するディレイ機能
ブロックを１ないし複数個選択し、切り替えることによ
り、可変ディレイ回路を実現していた。
同期して動作するディレイ機能ブロックを直列に１ない
し複数個有するものであって、この回路においては、シ
リアルクロック周期と各ディレイ機能ブロックの構成で
一義に決まる固定のディレイ時間を有するディレイ機能
ブロックを１ないし複数個選択し、切り替えることによ
り、可変ディレイ回路を実現していた。
従来例としては、第５図に示したものが知られている
（説明を簡単にするために、ディレイ機能ブロックを２
個有し、２つのディレイ値をもつ場合を考える）。即
ち、第５図に示すように従来のディレイ回路は、シリア
ルクロックCKにより駆動される第１から第ＭまでのＭ個
のＤ−FF（１、２、…、Ｍ）を、直列接続して構成する
シフトレジスタを第１のディレイ機能ブロック11として
持ち、同じくシリアルクロックCKにより駆動される第Ｍ
＋１から第2MまでのＭ個のＤ−FF（Ｍ＋１、Ｍ＋２、
…、2M）を、直列接続して構成するシフトレジスタを第
２のディレイ機能ブロック12として持ち、かつ、第１の
ディレイ機能ブロック11と第２のディレイ機能ブロック
12とは直列に接続され、そして、第１のディレイ機能ブ
ロックの出力と、第２のディレイ機能ブロックの出力を
切り替えるセレクタ回路15を持っている。
（説明を簡単にするために、ディレイ機能ブロックを２
個有し、２つのディレイ値をもつ場合を考える）。即
ち、第５図に示すように従来のディレイ回路は、シリア
ルクロックCKにより駆動される第１から第ＭまでのＭ個
のＤ−FF（１、２、…、Ｍ）を、直列接続して構成する
シフトレジスタを第１のディレイ機能ブロック11として
持ち、同じくシリアルクロックCKにより駆動される第Ｍ
＋１から第2MまでのＭ個のＤ−FF（Ｍ＋１、Ｍ＋２、
…、2M）を、直列接続して構成するシフトレジスタを第
２のディレイ機能ブロック12として持ち、かつ、第１の
ディレイ機能ブロック11と第２のディレイ機能ブロック
12とは直列に接続され、そして、第１のディレイ機能ブ
ロックの出力と、第２のディレイ機能ブロックの出力を
切り替えるセレクタ回路15を持っている。
第６図は、第５図に示したディレイ回路の動作説明図
で、（ａ）は、ディレイ値がＭクロックの場合で、
（ｂ）は、ディレイ値が2Mクロックの場合を示してい
る。
で、（ａ）は、ディレイ値がＭクロックの場合で、
（ｂ）は、ディレイ値が2Mクロックの場合を示してい
る。
まず、セレクタ回路15が、Ａを選択している場合は、
第１番目のシリアルクロックによって第１のＤ−FF1に
ライトデータＤ（１）が入力され、第２番目のシリアル
クロックによってライトデータＤ（１）は、第１のＤ−
FF1から第２のＤ−FF2へ転送され、同時に第１のＤ−FF
1にはライトデータＤ（２）が入力される。以下、同様
にして、第Ｍ番目のシリアルクロックによって、第Ｍ番
目のＤ−FFMのデータはＤ（１）となり、これがセレク
タ回路15を介して出力される。すなわち、このときのデ
ィレイ時間DT1は、シリアルクロックCKの周期をＴとし
て、 DT1＝Ｍ・Ｔ で表すことができる。
第１番目のシリアルクロックによって第１のＤ−FF1に
ライトデータＤ（１）が入力され、第２番目のシリアル
クロックによってライトデータＤ（１）は、第１のＤ−
FF1から第２のＤ−FF2へ転送され、同時に第１のＤ−FF
1にはライトデータＤ（２）が入力される。以下、同様
にして、第Ｍ番目のシリアルクロックによって、第Ｍ番
目のＤ−FFMのデータはＤ（１）となり、これがセレク
タ回路15を介して出力される。すなわち、このときのデ
ィレイ時間DT1は、シリアルクロックCKの周期をＴとし
て、 DT1＝Ｍ・Ｔ で表すことができる。
次に、セレクタ回路15が、Ｂを選択している場合は、
シリアルクロックCKが2M回入力すると、第１のＤ−FF1
に取り込まれたライトデータＤ（Ｘ）が、第2MのＤ−FF
2Mより出力する2Mクロックディレイ回路になっており、
このときのディレイ時間DT2は、 DT2＝2M・Ｔ と表すことができる。
シリアルクロックCKが2M回入力すると、第１のＤ−FF1
に取り込まれたライトデータＤ（Ｘ）が、第2MのＤ−FF
2Mより出力する2Mクロックディレイ回路になっており、
このときのディレイ時間DT2は、 DT2＝2M・Ｔ と表すことができる。
このようにして、従来のディレイ回路にあっては、シ
リアルクロックCKの周期Ｔと、ディレイ機能ブロックの
構成（シフトレジスタのビット数）とによって、ディレ
イ機能ブロックのディレイ時間は一義的に定められるも
のであり、そして、異なるディレイ時間を実現するに
は、複数のディレイ機能ブロックを組み合わせるもので
あった。
リアルクロックCKの周期Ｔと、ディレイ機能ブロックの
構成（シフトレジスタのビット数）とによって、ディレ
イ機能ブロックのディレイ時間は一義的に定められるも
のであり、そして、異なるディレイ時間を実現するに
は、複数のディレイ機能ブロックを組み合わせるもので
あった。
［発明が解決しようとする問題点］ 上述した従来のディレイ回路は、直列接続した各ディ
レイ機能ブロックより出力を取り出し、これをセレクタ
回路に入力している外、各ディレイ機能ブロックの出力
を次段のディレイ機能ブロックに伝達しているため、デ
ィレイ機能ブロックの出力部の信号線が増加してその面
積が増加し、また、取り出し口となるＤ−FFの負荷が大
きくなり、遅延時間が増大するという欠点がある。
レイ機能ブロックより出力を取り出し、これをセレクタ
回路に入力している外、各ディレイ機能ブロックの出力
を次段のディレイ機能ブロックに伝達しているため、デ
ィレイ機能ブロックの出力部の信号線が増加してその面
積が増加し、また、取り出し口となるＤ−FFの負荷が大
きくなり、遅延時間が増大するという欠点がある。
また、従来のディレイ回路は、選択するディレイ時間
の間隔が、ディレイ機能ブロックのシフトレジスタのビ
ット数によって決まってしまうため、ディレイ時間の選
択の自由度が低く、汎用性に乏しいものであった。
の間隔が、ディレイ機能ブロックのシフトレジスタのビ
ット数によって決まってしまうため、ディレイ時間の選
択の自由度が低く、汎用性に乏しいものであった。
［問題点を解決するための手段］ 本発明のディレイ回路は、シリアルクロックによって
駆動されるシフトレジスタからなり、シリアルライトデ
ータが入力される入力部を有するとともにそれぞれが別
個のクロックによって駆動される複数個のディレイ機能
ブロックと、前記複数個のディレイ機能ブロックの出力
を順次選択してシリアルライトデータを所定時間遅らせ
てシリアルリードデータとして出力するセレクタ回路
と、外部よりクロックの供給を受けこれを各ディレイ機
能ブロックに選択的に分配する信号発生回路とを具備す
るディレイ回路において、前記ディレイ機能ブロックの
それぞれの初段の入力部は共通に接続され、かつ、前記
所定時間によって使用されるディレイ機能ブロックと、
そのディレイ機能ブロックの取扱う有効なライトデータ
のビット数とが決定され、かつ、使用される機能ブロッ
クは、前記セレクタ回路および前記信号発生回路に選択
される前に、既に取り込んだ有効なライトデータの先頭
データををその取り出し口に送り込んでおくことを特徴
としている。
駆動されるシフトレジスタからなり、シリアルライトデ
ータが入力される入力部を有するとともにそれぞれが別
個のクロックによって駆動される複数個のディレイ機能
ブロックと、前記複数個のディレイ機能ブロックの出力
を順次選択してシリアルライトデータを所定時間遅らせ
てシリアルリードデータとして出力するセレクタ回路
と、外部よりクロックの供給を受けこれを各ディレイ機
能ブロックに選択的に分配する信号発生回路とを具備す
るディレイ回路において、前記ディレイ機能ブロックの
それぞれの初段の入力部は共通に接続され、かつ、前記
所定時間によって使用されるディレイ機能ブロックと、
そのディレイ機能ブロックの取扱う有効なライトデータ
のビット数とが決定され、かつ、使用される機能ブロッ
クは、前記セレクタ回路および前記信号発生回路に選択
される前に、既に取り込んだ有効なライトデータの先頭
データををその取り出し口に送り込んでおくことを特徴
としている。
［実施例］ 以下、本発明の一実施例について、図面を参照して説
明する。
明する。
第１図は、本発明のディレイ回路の一実施例を示すブ
ロック図である（説明を簡単にするために、ディレイ機
能ブロックを２個に分割し、それぞれＭ個のＤ−FFで構
成した場合を考えるが、ディレイ機能ブロックの分割
は、２個以上なら幾つでもよく、またディレイ機能ブロ
ックのビット数も、各々異なっていてもよい）。
ロック図である（説明を簡単にするために、ディレイ機
能ブロックを２個に分割し、それぞれＭ個のＤ−FFで構
成した場合を考えるが、ディレイ機能ブロックの分割
は、２個以上なら幾つでもよく、またディレイ機能ブロ
ックのビット数も、各々異なっていてもよい）。
第１図において、ディレイ回路は、シリアルクロック
CK1により駆動される第１から第ＭまでのＭ個のＤ−FF
（１、２、…、Ｍ）を直列接続して構成するシフトレジ
スタよりなる第１のディレイ機能ブロック11と、シリア
ルクロックCK2により駆動される第Ｍ＋１から第2Mまで
のＭ個のＤ−FF（Ｍ＋１、Ｍ＋２、…、2M）を直列接続
して構成するシフトレジスタよりなる第２のディレイ機
能ブロック12と、シリアルクロックCKを入力とし、ディ
レイ設定値に応じてシリアルクロックCK1、CK2およびセ
レクタ切り替え信号Ｓを発生する信号発生回路16と、信
号発生回路16からのセレクタ切り替え信号Ｓを受けて第
１および第２のディレイ機能ブロックの出力を選択的に
切り替えて出力するセレクタ回路15とにより構成されて
いる。
CK1により駆動される第１から第ＭまでのＭ個のＤ−FF
（１、２、…、Ｍ）を直列接続して構成するシフトレジ
スタよりなる第１のディレイ機能ブロック11と、シリア
ルクロックCK2により駆動される第Ｍ＋１から第2Mまで
のＭ個のＤ−FF（Ｍ＋１、Ｍ＋２、…、2M）を直列接続
して構成するシフトレジスタよりなる第２のディレイ機
能ブロック12と、シリアルクロックCKを入力とし、ディ
レイ設定値に応じてシリアルクロックCK1、CK2およびセ
レクタ切り替え信号Ｓを発生する信号発生回路16と、信
号発生回路16からのセレクタ切り替え信号Ｓを受けて第
１および第２のディレイ機能ブロックの出力を選択的に
切り替えて出力するセレクタ回路15とにより構成されて
いる。
第１図に示した回路の動作を、ディレイ時間が（2M−
１）・Ｔ（Ｔはクロックの周期）の場合を例にとり説明
する。
１）・Ｔ（Ｔはクロックの周期）の場合を例にとり説明
する。
第２図は、第１図のディレイ回路の動作説明図で、デ
ィレイ時間が、（2M−１）・Ｔの場合を示している。
ィレイ時間が、（2M−１）・Ｔの場合を示している。
まずはじめに、セレクタ回路15は第１のディレイ機能
ブロック11を選択し、第２のディレイ機能ブロックを選
択していないものとする。ここで、最初のシリアルクロ
ックCK1が入力すると、第１のディレイ機能ブロック11
の初段のＤ−FF1にはシリアルライトデータＤ（１）が
取り込まれる。次いで２番目のシリアルクロックCK1が
入力すると、第１のディレイ機能ブロック11の初段のＤ
−FF1は、２番目のシルアルライトデータＤ（２）を取
り込み、先のデータＤ（１）を、次段のＤ−FF2に渡
す。以下、同様にしてシリアルクロックCK1とシリアル
ライトデータＤ（Ｘ）の入力を続け、CK1をＭ回入力し
たところで、セレクタ回路15を第２のディレイ機能ブロ
ック12に切り替え、CK1の入力を停止する。次に、CK2を
入力すると第２のディレイ機能ブロックにデータＤ（Ｍ
＋１）が取り込まれる。このようにしてCK2をＭ−１回
入力したところで、第１、第２のディレイ機能ブロック
には、ディレイ設定値分のライトデータを取り込んだこ
とになるので、セレクタ回路を第１のディレイ機能ブロ
ックに切り替える。このとき、第１のディレイ機能ブロ
ックのデータ取り出し口には、最初のデータＤ（１）が
現れているので、このデータは、（2M−１）・Ｔだけ遅
れて出力したことになる。これ以降、CK1の入力につれ
て、先に取り込んだデータを、（2M−１）・Ｔだけ遅ら
せて出力する。一方、シリアルクロックCK2は、第２デ
ィレイ機能ブロックに取り込んだデータをデータ取り出
し口まで送るために、あと１回分入力し、常にＭ回入力
するようにする。即ち、シリアルライトデータＤ（2M）
は、第１、第２ディレイ機能ブロック双方に入力され
る。但し、第２ディレイ機能ブロックに入力されたデー
タは有効ではなく、第１ディレイ機能ブロックに取り込
まれたデータのみが有効であって、セレクタ回路15を介
して出力されるデータは、第１のディレイ機能ブロック
側のもののみである。このようにシリアルクロックCK
1、CK2、及びセレクタ回路の切り替えを行うことによ
り、シリアルクロックに同期して取り込まれたライトデ
ータＤ（Ｘ）は、これ以降、シリアルクロックCK1、CK2
の周期Ｔで2M−１回分経過した後にはリードデータとし
て出力される。このときのライトデータとリードデータ
のディレイ時間DT3は、シリアルクロックCK1、CK2の周
期Ｔを用いて、 DT3＝（2M−１）・Ｔ で表すことができる。
ブロック11を選択し、第２のディレイ機能ブロックを選
択していないものとする。ここで、最初のシリアルクロ
ックCK1が入力すると、第１のディレイ機能ブロック11
の初段のＤ−FF1にはシリアルライトデータＤ（１）が
取り込まれる。次いで２番目のシリアルクロックCK1が
入力すると、第１のディレイ機能ブロック11の初段のＤ
−FF1は、２番目のシルアルライトデータＤ（２）を取
り込み、先のデータＤ（１）を、次段のＤ−FF2に渡
す。以下、同様にしてシリアルクロックCK1とシリアル
ライトデータＤ（Ｘ）の入力を続け、CK1をＭ回入力し
たところで、セレクタ回路15を第２のディレイ機能ブロ
ック12に切り替え、CK1の入力を停止する。次に、CK2を
入力すると第２のディレイ機能ブロックにデータＤ（Ｍ
＋１）が取り込まれる。このようにしてCK2をＭ−１回
入力したところで、第１、第２のディレイ機能ブロック
には、ディレイ設定値分のライトデータを取り込んだこ
とになるので、セレクタ回路を第１のディレイ機能ブロ
ックに切り替える。このとき、第１のディレイ機能ブロ
ックのデータ取り出し口には、最初のデータＤ（１）が
現れているので、このデータは、（2M−１）・Ｔだけ遅
れて出力したことになる。これ以降、CK1の入力につれ
て、先に取り込んだデータを、（2M−１）・Ｔだけ遅ら
せて出力する。一方、シリアルクロックCK2は、第２デ
ィレイ機能ブロックに取り込んだデータをデータ取り出
し口まで送るために、あと１回分入力し、常にＭ回入力
するようにする。即ち、シリアルライトデータＤ（2M）
は、第１、第２ディレイ機能ブロック双方に入力され
る。但し、第２ディレイ機能ブロックに入力されたデー
タは有効ではなく、第１ディレイ機能ブロックに取り込
まれたデータのみが有効であって、セレクタ回路15を介
して出力されるデータは、第１のディレイ機能ブロック
側のもののみである。このようにシリアルクロックCK
1、CK2、及びセレクタ回路の切り替えを行うことによ
り、シリアルクロックに同期して取り込まれたライトデ
ータＤ（Ｘ）は、これ以降、シリアルクロックCK1、CK2
の周期Ｔで2M−１回分経過した後にはリードデータとし
て出力される。このときのライトデータとリードデータ
のディレイ時間DT3は、シリアルクロックCK1、CK2の周
期Ｔを用いて、 DT3＝（2M−１）・Ｔ で表すことができる。
なお、上の説明では、第２ディレイ機能ブロックのデ
ータ取り出し口へデータを送る動作をデータ取り込みに
続けて行っていたが、この動作は、データ取り込みの前
に行ってもよい。即ち、この場合には、セレクタ回路15
が第１のディレイ機能ブロック11を選択しているときに
は、第２のディレイ機能ブロック12の最終段には、無効
のデータが入力されている。そして、第１のディレイ機
能ブロック11にＭ番目のクロックが入力されるときに、
第２のディレイ機能ブロック12にもこのパルスをCK2と
して入力し、第２のディレイ機能ブロック12に入力され
ているデータのうちの有効なデータの先頭値をデータ取
り出し口まで送り、しかる後にセレクタ回路15を第２の
ディレイ機能ブロック12側に切り替え、その後Ｍ−１回
クロックCK2を入力する。
ータ取り出し口へデータを送る動作をデータ取り込みに
続けて行っていたが、この動作は、データ取り込みの前
に行ってもよい。即ち、この場合には、セレクタ回路15
が第１のディレイ機能ブロック11を選択しているときに
は、第２のディレイ機能ブロック12の最終段には、無効
のデータが入力されている。そして、第１のディレイ機
能ブロック11にＭ番目のクロックが入力されるときに、
第２のディレイ機能ブロック12にもこのパルスをCK2と
して入力し、第２のディレイ機能ブロック12に入力され
ているデータのうちの有効なデータの先頭値をデータ取
り出し口まで送り、しかる後にセレクタ回路15を第２の
ディレイ機能ブロック12側に切り替え、その後Ｍ−１回
クロックCK2を入力する。
以上、ディレイ時間が（2M−１）・Ｔの場合を例にと
り説明したが、セレクタ回路の切り替えのタイミングを
替えることにより、（Ｍ）から（2M）クロックまでのデ
ィレイ時間を有する可変ディレイ回路を実現できる。
り説明したが、セレクタ回路の切り替えのタイミングを
替えることにより、（Ｍ）から（2M）クロックまでのデ
ィレイ時間を有する可変ディレイ回路を実現できる。
同様にして、ビット数Ｍのシフトレジスタからなる、
ディレイ機能ブロックを３個用いるならば、データをＭ
・Ｔから3M・Ｔまでの間の任意のディレイ時間だけ遅ら
せて、出力することができる。
ディレイ機能ブロックを３個用いるならば、データをＭ
・Ｔから3M・Ｔまでの間の任意のディレイ時間だけ遅ら
せて、出力することができる。
次に、第３図を用いて本発明の他の実施例を説明す
る。この実施例は、シリアルライト／リード機能を有す
るメモリと本発明のディレイ回路を組み合わせたもので
ある。この実施例においては、第１、第２のディレイ機
能ブロック11、12、セレクタ回路15、信号発生回路16の
外に、それぞれＮ×Mbitの第１、第２メモリセルと、各
メモリセルと各ディレイ機能ブロックとの間にあって、
データをディレイ機能ブロックからメモリセルへ、ある
いは逆にメモリセルからディレイ機能をブロックへ、一
括転送するスイッチTG1、TG2とを備えている。
る。この実施例は、シリアルライト／リード機能を有す
るメモリと本発明のディレイ回路を組み合わせたもので
ある。この実施例においては、第１、第２のディレイ機
能ブロック11、12、セレクタ回路15、信号発生回路16の
外に、それぞれＮ×Mbitの第１、第２メモリセルと、各
メモリセルと各ディレイ機能ブロックとの間にあって、
データをディレイ機能ブロックからメモリセルへ、ある
いは逆にメモリセルからディレイ機能をブロックへ、一
括転送するスイッチTG1、TG2とを備えている。
次に、第３図の回路の動作説明図である第４図を参照
して、この実施例回路の動作を説明する。第１、第２の
ディレイ機能ブロック11、12には、それぞれＭビットず
つの有効なシリアルライトデータが取り込まれるものと
する。シリアルライト／リードデータは、先の実施例と
同じく第１のディレイ機能ブロックと第２のディレイ機
能ブロックに、交互に入出力される。その間、第１のデ
ィレイ機能ブロックがデータを入出力している間に、第
２のディレイ機能ブロックのライトデータをスイッチTG
2を開けることにより第２のメモリセル14へ転送し、か
つ次にリードされるデータを第２のメモリセル14から第
２のディレイ機能ブロックへ転送して準備しておく。即
ち、いま、シリアルクロックCK1が第１のディレイ機能
ブロック11へ入力され、セレクタ回路が、第１のディレ
イ機能ブロックを選択しているものとすると、第１のデ
ィレイ機能ブロック11は、第１メモリセル13から取り込
んだデータA1を出力しながら、シリアルライトデータa1
を取り込む。このとき、スイッチTG2は開かれ、第２の
ディレイ機能ブロック12は、取り込んだシリアルライト
データを第２メモリセル14へ転送し、そして、メモリ内
のデータA2を取り込んで、次の転送に備える。シリアル
クロックCK1がＭ個発せられると、シリアルクロックはC
K2側に切り替えられ、セレクタ回路は、第２のディレイ
機能ブロック12を選択する。その状態になると、第２の
ディレイ機能ブロック12は、先に第２メモリセルから取
り込んだデータA2を出力しつつ、シリアルライトデータ
a2を受け入れる。この状態においては、スイッチTG1は
開かれ、第１のディレイ機能ブロック11は、先に取り込
んだシリアルライトデータa1を第１メモリセルへ転送
し、代わりに第１メモリ内のデータB1を受け入れる。こ
のようにして、シリアルライトデータを時間2M・Ｎ・Ｔ
だけ遅らせて出力することができる。
して、この実施例回路の動作を説明する。第１、第２の
ディレイ機能ブロック11、12には、それぞれＭビットず
つの有効なシリアルライトデータが取り込まれるものと
する。シリアルライト／リードデータは、先の実施例と
同じく第１のディレイ機能ブロックと第２のディレイ機
能ブロックに、交互に入出力される。その間、第１のデ
ィレイ機能ブロックがデータを入出力している間に、第
２のディレイ機能ブロックのライトデータをスイッチTG
2を開けることにより第２のメモリセル14へ転送し、か
つ次にリードされるデータを第２のメモリセル14から第
２のディレイ機能ブロックへ転送して準備しておく。即
ち、いま、シリアルクロックCK1が第１のディレイ機能
ブロック11へ入力され、セレクタ回路が、第１のディレ
イ機能ブロックを選択しているものとすると、第１のデ
ィレイ機能ブロック11は、第１メモリセル13から取り込
んだデータA1を出力しながら、シリアルライトデータa1
を取り込む。このとき、スイッチTG2は開かれ、第２の
ディレイ機能ブロック12は、取り込んだシリアルライト
データを第２メモリセル14へ転送し、そして、メモリ内
のデータA2を取り込んで、次の転送に備える。シリアル
クロックCK1がＭ個発せられると、シリアルクロックはC
K2側に切り替えられ、セレクタ回路は、第２のディレイ
機能ブロック12を選択する。その状態になると、第２の
ディレイ機能ブロック12は、先に第２メモリセルから取
り込んだデータA2を出力しつつ、シリアルライトデータ
a2を受け入れる。この状態においては、スイッチTG1は
開かれ、第１のディレイ機能ブロック11は、先に取り込
んだシリアルライトデータa1を第１メモリセルへ転送
し、代わりに第１メモリ内のデータB1を受け入れる。こ
のようにして、シリアルライトデータを時間2M・Ｎ・Ｔ
だけ遅らせて出力することができる。
また、ディレイ機能ブロックに取り込む有効ビット数
を変えることにより、Ｍ・Ｎ・Ｔから2M・Ｎ・Ｔまでの
任意のディレイ時間を得ることができる。更に、Ｎ×Mb
itのメモリセルの全体を使用することなく１部の領域
（例えばｎ×Mbit、ｎ＜Ｎ）を使用するようにすること
により、ディレイ時間をより細かく設定することができ
る。
を変えることにより、Ｍ・Ｎ・Ｔから2M・Ｎ・Ｔまでの
任意のディレイ時間を得ることができる。更に、Ｎ×Mb
itのメモリセルの全体を使用することなく１部の領域
（例えばｎ×Mbit、ｎ＜Ｎ）を使用するようにすること
により、ディレイ時間をより細かく設定することができ
る。
［発明の効果］ 以上説明したように、本発明のディレイ回路は、複数
の機能ブロック毎にデータを入出力するものであって、
複数のディレイ機能ブロックを直列に接続し、それぞれ
のブロックから出力を取り出すものではないから、デー
タ取り出し部分の信号線が１本で済み、従って、そのた
めの面積は増加することがなく、データ取り出し口のＤ
−FFの負荷が増すこともないから、動作の高速性が維持
できる。
の機能ブロック毎にデータを入出力するものであって、
複数のディレイ機能ブロックを直列に接続し、それぞれ
のブロックから出力を取り出すものではないから、デー
タ取り出し部分の信号線が１本で済み、従って、そのた
めの面積は増加することがなく、データ取り出し口のＤ
−FFの負荷が増すこともないから、動作の高速性が維持
できる。
更に、本発明によれば、ディレイ時間を細かく設定す
ることができるから、使用上の自由度の高いディレイ回
路を提供することができる。
ることができるから、使用上の自由度の高いディレイ回
路を提供することができる。
第１図は、本発明の一実施例を示すブロック図、第２図
は、第１図の回路の動作説明図、第３図は、本発明の他
の実施例を示すブロック図、第４図は、第３図の回路の
動作説明図、第５図は、従来例のブロック図、第６図
は、第５図に示した回路の動作説明図である。 11、12……ディレイ機能ブロック、13、14……メモリセ
ル、15……セレクタ回路、16……信号発生回路。
は、第１図の回路の動作説明図、第３図は、本発明の他
の実施例を示すブロック図、第４図は、第３図の回路の
動作説明図、第５図は、従来例のブロック図、第６図
は、第５図に示した回路の動作説明図である。 11、12……ディレイ機能ブロック、13、14……メモリセ
ル、15……セレクタ回路、16……信号発生回路。
Claims (1)
- 【請求項１】シフトレジスタによって構成され、シリア
ルライトデータが入力される入力部を有するとともにそ
れぞれが別個のクロックによって駆動される複数個のデ
ィレイ機能ブロックと、前記複数個のディレイ機能ブロ
ックの出力を順次選択して出力させるセレクタ回路と、
外部よりクロックの供給を受けこれを各ディレイ機能ブ
ロックに選択的に分配する信号発生回路とを具備し、シ
リアルライトデータを所定時間遅らせて出力させるディ
レイ回路において、前記複数個のディレイ機能ブロック
のそれぞれの入力部は共通に接続され、かつ、前記所定
時間は、各ディレイ機能ブロックに連続して取り込まれ
る有効ライトデータのビット数の和によって定められ、
各ディレイ機能ブロックにおいて、当該ディレイ機能ブ
ロックが前記セレクタ回路に選択されるまでに、既に取
り込んだ有効なシリアルライトデータの先頭データが、
その出力部に送り込まれ、かつ、前記セレクタ回路およ
び前記信号発生回路は、その選択したディレイ機能ブロ
ックが連続して取り込んだ有効ライトデータを出力し終
わると、次のディレイ機能ブロックを選択することを特
徴とするディレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201076A JP2723546B2 (ja) | 1988-08-12 | 1988-08-12 | ディレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201076A JP2723546B2 (ja) | 1988-08-12 | 1988-08-12 | ディレイ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250614A JPH0250614A (ja) | 1990-02-20 |
| JP2723546B2 true JP2723546B2 (ja) | 1998-03-09 |
Family
ID=16434993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201076A Expired - Fee Related JP2723546B2 (ja) | 1988-08-12 | 1988-08-12 | ディレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723546B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5628940B2 (ja) | 2013-01-11 | 2014-11-19 | ファナック株式会社 | バックラッシを補正するモータ制御装置 |
-
1988
- 1988-08-12 JP JP63201076A patent/JP2723546B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250614A (ja) | 1990-02-20 |
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