JP2000067577A5 - - Google Patents

Description

【特許請求の範囲】
【請求項１】 外部クロック信号に同期して、アドレス信号と制御信号とを取りこむ同期型半導体記憶装置であって、
行列状に配置される複数のメモリセルを有するメモリセルアレイと、
前記同期型半導体記憶装置の動作を制御する制御回路と、
前記外部クロック信号に同期し、かつ前記外部クロック信号よりも周波数の高い第１の内部クロック信号を出力する第１の内部同期信号発生回路と、
前記外部クロック信号に同期した第２の内部クロック信号を出力する第２の内部同期信号発生回路と、
前記第２の内部クロック信号に同期して、前記アドレス信号を取りこむアドレス信号入力回路と、
前記第２の内部クロック信号に同期して、前記制御信号を取りこむ制御信号入力回路と、
前記アドレス信号に応じて前記メモリセルを選択するメモリセル選択回路と、
前記メモリセルアレイへの書込みデータあるいは前記メモリセルアレイからの読出データが与えられる複数のデータ入出力ノードと、
前記メモリセル選択回路により選択されたメモリセルと前記データ入出力ノードとの間に設けられ、前記書込みデータを授受するインターフェース回路とを備え、
前記インターフェース回路は、第１の動作モードにおいては、前記第２の内部クロック信号に同期して、前記複数のデータ入出力ノードの各々から前記書込みデータの取りこみを行い、第２の動作モードにおいては、前記第１の内部クロック信号に同期して、前記複数のデータ入出力ノードの各々から前記書込みデータの取りこみを行う、同期型半導体記憶装置。
【請求項２】 前記第１の内部クロック信号は、前記第２の内部クロック信号のＮ倍の周波数であり（Ｎ：自然数、Ｎ≧２）、
前記メモリセル選択回路は、前記第２の動作モードにおいて、前記データ入出力ノードごとに、Ｎ個のメモリセルを一括して選択し、
前記インターフェース回路は、
前記複数のデータ入出力ノードにそれぞれ対応して設けられ、前記第２の動作モードにおいて、前記第１の内部クロック信号に同期して、前記書込みデータの取りこみ動作を行う複数のデータバッファ回路と、
前記第２の動作モードにおいて、前記複数のデータ入出力ノードの各々にシリアルに与えられるＮ個のデータをＮ個の並列データに変換して、前記選択されたメモリセルに与える複数のシリアル・パラレル変換回路を含む、請求項１記載の同期型半導体記憶装置。
【請求項３】 前記第１の内部クロック信号は、前記第２の内部クロック信号のＮ倍の周波数であり（Ｎ：自然数、Ｎ≧２）、
前記メモリセル選択回路は、前記第２の動作モードにおいて、前記データ入出力ノードごとに、Ｎ個のメモリセルを一括して選択し、
前記インタフェース回路は、
前記複数のデータ入出力ノードにそれぞれ対応して設けられ、前記第２の動作モードにおいて、前記選択されたＮ個のメモリセルからの読出データを並列に受けて、対応するデータ入出力ノードに与えるＮ個の直列データに変換するパラレル・シリアル変換回路と、
前記複数のデータ入出力ノードにそれぞれ対応して設けられ、前記第２の動作モードにおいて、前記第１の内部クロック信号に同期して、前記読出データの出力動作を行う複数のデータバッファ回路とを含む、請求項１記載の同期型半導体記憶装置。
【請求項４】 前記第２の内部同期信号発生回路は、
前記外部クロック信号を受けて、バッファ処理して出力するクロックバッファ回路と、
前記外部クロック信号および前記第２の内部クロック信号との位相を比較し、位相差を所定値に制御するクロック位相同期回路と、
前記制御回路に制御されて、前記クロックバッファ回路の出力および前記クロック位相同期回路の出力のいずれかを選択的に前記第２の内部クロック信号として出力する第１の切換回路とを含む、請求項２または３記載の同期型半導体記憶装置。
【請求項５】 前記第２の内部同期信号発生回路は、
前記制御回路に制御されて、前記クロックバッファ回路の出力を前記メモリセル選択回路に与え、前記クロック位相同期回路の出力を前記第２の内部クロック信号として出力する第２の切換回路をさらに含む、請求項４記載の同期型半導体記憶装置。
【請求項６】 前記制御信号を受ける複数の制御信号入力ノードと、
前記複数の制御信号入力ノードにそれぞれ対応して設けられ、前記第２の内部クロック信号に制御されて動作する複数の制御信号バッファ回路と、
前記アドレス信号を受ける複数のアドレス信号入力ノードと、
前記複数のアドレス信号入力ノードにそれぞれ対応して設けられ、前記第２の内部クロック信号に制御されて動作する複数のアドレス信号バッファ回路と、
前記第２の内部同期信号発生回路からの出力を受けて、前記複数の制御信号バッファ回路および前記複数のアドレス信号バッファ回路にそれぞれ与えられる前記第２の内部クロック信号の位相を揃える第１の位相調整回路とをさらに備える、請求項４記載の同期型半導体記憶装置。
【請求項７】 前記クロック位相同期回路は、
入力されたクロック信号を遅延制御信号に応じた遅延時間だけ遅延して出力する可変遅延回路を含み、
前記可変遅延回路は、
前記入力されたクロック信号を受けて、前記遅延制御信号に応じた遅延時間だけ遅延して出力する第１の遅延回路と、
前記第１の遅延回路の出力を受けて、前記遅延制御信号に応じた遅延時間だけ遅延して出力する第２の遅延回路とを含み、
前記クロック位相同期回路は、さらに、
前記制御回路により制御され、前記第２の遅延回路の出力を前記第２の内部クロック信号として出力する第１の状態と、前記第１の遅延回路の出力を受けて反転して前記第１の遅延回路の入力に与え、前記第１の遅延回路の出力を所定比で分周した信号を前記第２の内部クロック信号として出力する第２の状態とを切換える第３の切換回路と、
前記第２の内部クロック信号と前記外部クロック信号との位相を比較し、比較結果に応じて、前記位相の差が所定の値を保持するように前記遅延制御信号を制御する遅延制御回路とを含み、
前記第２の内部同期信号発生回路は、前記制御回路により制御されて、前記第２の状態において、前記第１の遅延回路の出力を前記メモリセル選択回路に与える第４の切換回路をさらに含む、請求項４記載の同期型半導体記憶装置。
【請求項８】 前記第１の内部クロック信号は、前記第２の内部クロック信号の２倍の周波数であり、
前記第１の内部同期信号発生回路は、
前記外部クロック信号と前記外部クロック信号の相補信号とのそれぞれの活性化に応答して、前記第１の内部クロック信号を生成する、請求項２または３記載の同期型半導体記憶装置。
【請求項９】 前記第１の内部同期信号発生回路からの出力を受けて、前記複数のデータバッファ回路にそれぞれ与えられる前記第１の内部クロック信号の位相を揃える第２の位相調整回路とをさらに備える、請求項２または３記載の同期型半導体記憶装置。
【請求項１０】 前記メモリセルアレイは、複数のメモリセルブロックに分割され、独立に読出動作および書込み動作が可能なバンクであり、
前記複数のメモリセルブロックに共通に設けられ、前記アドレス信号入力回路からの前記アドレス信号を伝達するアドレスバスと、
前記複数のメモリセルブロックに共通に設けられ、前記制御回路から出力される内部制御信号を伝達するコマンドデータバスと、
前記制御回路により制御されて、前記アドレスバスを伝達する信号の遅延量を調節する第１の可変バーニア回路と、
前記制御回路により制御されて、前記コマンドデータバスを伝達する信号の遅延量を調節する第２の可変バーニア回路とをさらに備え、
前記メモリセル選択手段は、
前記メモリセルブロックに対応して設けられ、前記アドレスバスからの前記アドレス信号に応じて前記メモリセルを選択する複数のローカル選択回路を含み、
各前記ローカル選択回路は、
前記内部制御信号および前記アドレス信号に基づいて、対応するメモリセルブロックが選択されたことに応じて活性化される、請求項２または３記載の同期型半導体記憶装置。
【請求項１１】 前記第１の内部クロック信号は、前記第２の内部クロック信号の２倍の周波数であり、
前記メモリセルアレイは、複数のメモリセルブロックに分割され、
前記第１の動作モードにおいては、前記複数のメモリセルブロックをそれぞれ前記複数のデータ入出力ノードに対応させ、前記第２の動作モードにおいては、前記複数のメモリセルブロックの２つごとに前記データ入出力ノードを対応させる切換え手段をさらに備える、請求項１記載の同期型半導体記憶装置。
【請求項１２】 前記第１の内部クロック信号は、前記第２の内部クロック信号の２倍の周波数であり、
前記メモリセルアレイは、複数のメモリセルブロックに分割され、
前記第１の動作モードにおいては、前記複数のメモリセルブロックをそれぞれ前記複数のデータ入出力ノードに対応させ、前記第２の動作モードにおいては、前記第１の動作モードにおいては前記アドレス信号の特定のビットデータで区別される２つの前記複数のメモリセルブロックを交互に前記データ入出力ノードに対応させる切換え手段をさらに備える、請求項１記載の同期型半導体記憶装置。
【請求項１３】 前記第１の内部クロック信号は、前記第２の内部クロック信号のＮ倍の周波数であり（Ｎ：自然数、Ｎ≧２）、
前記メモリセル選択回路は、前記データ入出力ノードごとに、Ｎ個データのメモリセルの一括選択動作をＭ周期（Ｍ：自然数、Ｍ≧２）連続して行い、
前記インタフェース回路は、
前記複数のデータ入出力ノードにそれぞれ対応して設けられ、前記選択されたＮ個のメモリセルからの読出データを順次並列に受けて、対応するデータ入出力ノードに順次Ｎ×Ｍ個の直列データに変換するパラレル・シリアル変換回路と、
前記複数のデータ入出力ノードにそれぞれ対応して設けられ、前記第１の動作モードにおいては前記第２の内部クロック信号に同期して、前記第２の動作モードにおいては前記第１の内部クロック信号に同期して、前記読出データの出力動作を行う複数のデータバッファ回路とを含む、請求項１記載の同期型半導体記憶装置。
【請求項１４】 前記Ｍ周期にわたって前記メモリセルを選択するための内部アドレス信号を生成する内部カウンタ回路をさらに備え、
前記内部カウンタ回路は、
前記第１の動作モードおよび前記第２の動作モードのいずれにおいても前記内部アドレス信号を生成する第１のカウンタ回路と、
前記第２の動作モードにおいて前記内部アドレス信号を前記第１のカウンタ回路と交互に生成する第２のカウンタ回路とを含む、請求項１３記載の同期型半導体記憶装置。
【請求項１５】 外部クロック信号に同期して、行アドレス信号と列アドレス信号とを取りこむ同期型半導体記憶装置であって、
行列状に配置される複数のメモリセルを有するメモリセルアレイとを備え、
前記メモリセルアレイは、複数のメモリセルブロックを含み、
前記外部クロック信号に同期する内部クロック信号を出力する内部同期信号発生回路と、
前記内部クロック信号に同期して、前記行および列アドレス信号を取りこむアドレス信号入力回路と、
前記メモリセルブロックに対応して設けられ、前記行アドレス信号に応じてメモリセル行を選択する行選択回路とを備え、
前記行選択回路は、前記アドレス信号入力回路からの前記行アドレス信号を保持する第１の保持回路を含み、
前記メモリセルブロックに対応して設けられ、前記列アドレス信号に応じてメモリセル列を選択する列選択回路をさらに備え、
前記列選択回路は、
前記行アドレス信号と時分割して与えられる前記列アドレス信号を保持する第２の保持回路と、
前記第２の保持回路中の前記列アドレス信号に応じて、前記行選択回路の行選択動作終了前からデータ出力を行うメモリセル列の選択動作を開始する経路選択回路とを含む、同期型半導体記憶装置。
【請求項１６】 各前記メモリセルブロックは、
メモリセル列に対応して設けられる複数のビット線対と、
前記ビット線対に対応して設けられる複数のセンスアンプとを含み、
前記列選択回路は、
前記行アドレス信号および前記列アドレス信号に応じて、選択されたメモリセルを含む前記メモリセルブロック中のセンスアンプを選択的に活性化するメモリセル活性化回路をさらに含む、請求項１５記載の同期型半導体記憶装置。
【請求項１７】 前記メモリセルアレイは、データの伝達を行うための複数のデータ線対を含み、
各前記メモリセルブロックは、
メモリセル列に対応して設けられる複数のビット線対と、
前記ビット線対に対応して設けられる複数のセンスアンプと、
選択された前記ビット線対からのデータを前記データ線対へ選択的に伝達するデータ伝達回路とを含み、
前記列選択回路は、
前記行アドレス信号および前記列アドレス信号に応じて、選択されたメモリセルを含む前記メモリセルブロック中のセンスアンプを選択的に活性化するメモリセル活性化回路と、
前記センスアンプの増幅動作終了まえに前記データ伝達回路を選択的に活性化させる出力経路選択回路とをさらに含む、請求項１５記載の同期型半導体記憶装置。
【請求項１８】 前記アドレス信号入力回路は、
前記行アドレス信号を前記外部クロック信号の活性化エッジで取込み、前記列アドレス信号を前記行アドレス信号の取込みを行った前記外部クロック信号の不活性化エッジで取込む、請求項１５記載の同期型半導体記憶装置。
【請求項１９】 前記行選択回路は、
行方向に配列される前記メモリセルブロックに共通に設けられる複数のメインワード線と、
前記メインワード線ごとに設けられる複数のサブワード線群と、
前記サブワード線群のいずれが選択されるかを指示するための選択線と、
前記サブワード線群に含まれるサブワード線ごとに設けられ、前記メインワード線および前記選択線の活性化に応じて、対応するサブワード線を活性状態に保持するドライバ回路とを含む、請求項１５記載の同期型半導体記憶装置。
【請求項２０】 前記サブワード線は、
隣接する２つの前記メモリセルブロック対にわたって設けられ、
第１のメモリセルブロック対に含まれる複数の第１のサブワード線と、前記第１のメモリセルブロック対に隣接する第２のメモリセルブロック対に含まれる複数の第２のサブワード線とは、互いに交互に配置される、請求項１９記載の同期型半導体記憶装置。
【請求項２１】 半導体記憶装置であって、
行列状に配置される複数のメモリセルを有するメモリセルアレイと、
外部クロック信号に応じて、前記半導体記憶装置の動作タイミングを制御する制御回路と、
前記制御回路によって制御され、前記半導体記憶装置の外部から制御信号を受信するインタフェース回路と、
動作モードに応じて、前記メモリセルアレイへの前記制御信号の伝達タイミングを変更する伝達タイミング変更回路とを備えた、半導体記憶装置。
【請求項２２】 前記伝達タイミング変更回路は、第１の伝達経路と第２の伝達経路とを含み、
前記第１の伝達経路は、
前記動作モードに応じて、前記インタフェース回路から前記メモリセルアレイへ前記制御信号を選択的に伝達する第１のスイッチ回路を有し、
前記第２の伝達経路は、
前記制御信号のレベルを保持するラッチ回路と、
前記動作モードに応じて、前記ラッチ回路から前記メモリセルアレイへ前記制御信号を選択的に伝達する第２のスイッチ回路とを有する、請求項２１記載の半導体記憶装置。
【請求項２３】 前記制御信号は、前記メモリセルアレイの選択された列を特定するアドレス信号である、請求項２２記載の半導体記憶装置。