JPH01102796A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPH01102796A JPH01102796A JP62259973A JP25997387A JPH01102796A JP H01102796 A JPH01102796 A JP H01102796A JP 62259973 A JP62259973 A JP 62259973A JP 25997387 A JP25997387 A JP 25997387A JP H01102796 A JPH01102796 A JP H01102796A
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- Japan
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- clock
- data
- circuit
- shift
- stages
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- Pending
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- 238000010586 diagram Methods 0.000 description 13
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ｎビットのデータをそれぞれ順次シフト処理するシフト
レジスタ回路に関し、 シフト段数の増加及び対応させるチャネル数の増加に対
しても小規模の回路構成で対応出来るシフトレジスタ回
路を提供することを目的とし、入力するデータをｎ段の
シフト処理を行い所定タイミングで取出す回路であって
、入力データをそれぞれ順次ラッチして行くｎ段のデー
タラッチ手段と、入力データをｎビットシフト処理した
該出力データを取出すための所定速度のタイミング信号
である第１のクロックのｎ倍の速度を有する第２のクロ
ックにてｎ相のパルスを発生するｎ相パルス発生手段と
、入力データをｎビットシフト処理した出力データを取
出すために、第１のクロックにてシフト処理したデータ
を打ち直す出力手段とを備え構成する。
レジスタ回路に関し、 シフト段数の増加及び対応させるチャネル数の増加に対
しても小規模の回路構成で対応出来るシフトレジスタ回
路を提供することを目的とし、入力するデータをｎ段の
シフト処理を行い所定タイミングで取出す回路であって
、入力データをそれぞれ順次ラッチして行くｎ段のデー
タラッチ手段と、入力データをｎビットシフト処理した
該出力データを取出すための所定速度のタイミング信号
である第１のクロックのｎ倍の速度を有する第２のクロ
ックにてｎ相のパルスを発生するｎ相パルス発生手段と
、入力データをｎビットシフト処理した出力データを取
出すために、第１のクロックにてシフト処理したデータ
を打ち直す出力手段とを備え構成する。
本発明は、ｎビットのデータをそれぞれ順次シフト処理
するシフトレジスタ回路に関する。 ゛例えば、時分割
にて複数の信号を処理する場合各信号を所定のタイムス
ロットに乗せるためのタイミング調整用に複数の信号に
対応する複数のシフトレジスタ回路が使用されている。
するシフトレジスタ回路に関する。 ゛例えば、時分割
にて複数の信号を処理する場合各信号を所定のタイムス
ロットに乗せるためのタイミング調整用に複数の信号に
対応する複数のシフトレジスタ回路が使用されている。
かかるシフトレジスタ回路は小規模な回路構成で正確な
タイミングのシフト処理を行うものが要求される。
タイミングのシフト処理を行うものが要求される。
第５図は従来例を説明するブロック図、第６図は従来例
のシフト処理状況を説明する図をそれぞれ示す。
のシフト処理状況を説明する図をそれぞれ示す。
第５図は８ビツトシフトのシフトレジスタ回路１の従来
例を示す。これは８段のＤ型フリップフロップ回路（以
下Ｄ−Ｆ、Ｆ回路と称する＞ １（１）〜１（８）で構
成されており、８段のＤ−Ｆ、Ｆ回路１（１）〜１（８
）のシフトタイミング信号として所定速度（例えば、数
Ｍｂｐ ｓ）のクロックＣＬＫ■を用いて入力するデー
タ■のシフト処理を行い、８ビット分のシフト処理を行
った出力データ■を順次最終段のＤ−Ｆ、Ｆ回路１（８
）から出力するようにしている。
例を示す。これは８段のＤ型フリップフロップ回路（以
下Ｄ−Ｆ、Ｆ回路と称する＞ １（１）〜１（８）で構
成されており、８段のＤ−Ｆ、Ｆ回路１（１）〜１（８
）のシフトタイミング信号として所定速度（例えば、数
Ｍｂｐ ｓ）のクロックＣＬＫ■を用いて入力するデー
タ■のシフト処理を行い、８ビット分のシフト処理を行
った出力データ■を順次最終段のＤ−Ｆ、Ｆ回路１（８
）から出力するようにしている。
この処理状況を第６図に示す。即ち、人力データ■であ
る（Ａ）〜（Ｌ）が順次入力すると、１段目のＤ−Ｆ、
Ｆ回路１（１）は２発目のクロックＣＬＫ■が立ち上が
った時点でその正出力端子Ｑへ（Ａ）を保持し、次のク
ロックＣＬＫ■が立ち上りでは（Ｂ）を保持する。
る（Ａ）〜（Ｌ）が順次入力すると、１段目のＤ−Ｆ、
Ｆ回路１（１）は２発目のクロックＣＬＫ■が立ち上が
った時点でその正出力端子Ｑへ（Ａ）を保持し、次のク
ロックＣＬＫ■が立ち上りでは（Ｂ）を保持する。
次に、２段目のＤ−Ｆ、Ｆ回路１（２）は３発目のクロ
ックＣＬＫ■が立ち上がった時点でＤ−Ｆ。
ックＣＬＫ■が立ち上がった時点でＤ−Ｆ。
Ｆ回路１（１）から保持していた（Ａ）をその正出力端
子Ｑヘシフトとして保持し、次のクロックＣＬ ”Ｋ
■の立ち上りで（Ｂ）を保持する。
子Ｑヘシフトとして保持し、次のクロックＣＬ ”Ｋ
■の立ち上りで（Ｂ）を保持する。
このようにＤ−Ｆ、Ｆ回路１（１）〜１（８）では順次
次のＤ−Ｆ、Ｆ回路ヘクロックＣＬＫ■が立ち上がった
時点に送り込んで行く。
次のＤ−Ｆ、Ｆ回路ヘクロックＣＬＫ■が立ち上がった
時点に送り込んで行く。
即ち、入力データ■の（Ａ）に着目した場合、Ｄ−Ｆ、
Ｆ回路１（８）の正出力端子Ｑヘシフトして保持するの
は、Ｄ−Ｆ、Ｆ回路１（１）の正出力端子Ｑへ保持した
時点から８ビツト遅延した時点となる。
Ｆ回路１（８）の正出力端子Ｑヘシフトして保持するの
は、Ｄ−Ｆ、Ｆ回路１（１）の正出力端子Ｑへ保持した
時点から８ビツト遅延した時点となる。
例えば、複数チャネルの信号をそれぞれシフト処理する
ような場合、上述のシフトレジスタ回路−１をそれぞれ
のチャネルに対応させて設置することなる。
ような場合、上述のシフトレジスタ回路−１をそれぞれ
のチャネルに対応させて設置することなる。
上述のように、従来例のシフトレジスタ回路１はシフト
段数に応じてＤ−Ｆ、Ｆ回路を設けることで構成されて
いる。
段数に応じてＤ−Ｆ、Ｆ回路を設けることで構成されて
いる。
従って、シフト段数の増加に伴いしかも対応させるチャ
ネル数が増加するのに比例してシフトレジスタ回路を構
成する規模が増大すると言う問題点がある。
ネル数が増加するのに比例してシフトレジスタ回路を構
成する規模が増大すると言う問題点がある。
本発明は、シフト段数の増加及び対応させるチャネル数
の増加に対しても小規模の回路構成で対応出来るシフト
レジスタ回路を提供することを目的としている。
の増加に対しても小規模の回路構成で対応出来るシフト
レジスタ回路を提供することを目的としている。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１０は入力デ
ータ■をそれぞれ順次ラッチして行くｎ段のデータラッ
チ手段であり、 ２０は入力データ■をｎビットシフト処理した該出力デ
ータ■を取出すための所定速度のタイミング信号である
第１のクロック■の１倍の速度を有する第２のクロック
■にてｎ相のパルスを発生するｎ相パルス発生手段であ
り、 ３０は入力データのをｎビットシフト処理した該出力デ
ータ■を取出すためのタイミング処理を行う出力手段で
あり、これらを具備することにより本問題点を解決する
ための手段とする。
ータ■をそれぞれ順次ラッチして行くｎ段のデータラッ
チ手段であり、 ２０は入力データ■をｎビットシフト処理した該出力デ
ータ■を取出すための所定速度のタイミング信号である
第１のクロック■の１倍の速度を有する第２のクロック
■にてｎ相のパルスを発生するｎ相パルス発生手段であ
り、 ３０は入力データのをｎビットシフト処理した該出力デ
ータ■を取出すためのタイミング処理を行う出力手段で
あり、これらを具備することにより本問題点を解決する
ための手段とする。
ｎビットの入力データのはｎ段のデータラッチ手段１０
へｎ相パルス発生手段２０で発生するｎ相のパルスのタ
イミングでそれぞれラッチ状態をシフトさせる。
へｎ相パルス発生手段２０で発生するｎ相のパルスのタ
イミングでそれぞれラッチ状態をシフトさせる。
一方、ｎ相パルス発生手段２０はデータ処理タイミング
の基準となる所定速度を有する第１のクロック■の０倍
の速度を有する第２のクロック■をｎ相のパルスに分周
してデータラッチ手段１０へ送出する。
の基準となる所定速度を有する第１のクロック■の０倍
の速度を有する第２のクロック■をｎ相のパルスに分周
してデータラッチ手段１０へ送出する。
データラッチ手段１０でｎ段のシフト処理をして取出さ
れる出力データ■は出力手段３０にてデータ処理タイミ
ングの基準となる第１のクロック■で打ち直して順次取
出すように構成することにより、シフト段数の増加及び
対応させるチャネル数が増加する場合、ｎ相パルス発生
手段２０は共通の構成としてシフト段数の増加に対して
小規模のゲートで構成することが可能なデータラッチ手
段１０を増加させ、チャネル数の増加に対しては同じく
小規模のゲートで構成することが可能なデータラッチ手
段１０と出力手段３０の増加のみで対応が可能となる。
れる出力データ■は出力手段３０にてデータ処理タイミ
ングの基準となる第１のクロック■で打ち直して順次取
出すように構成することにより、シフト段数の増加及び
対応させるチャネル数が増加する場合、ｎ相パルス発生
手段２０は共通の構成としてシフト段数の増加に対して
小規模のゲートで構成することが可能なデータラッチ手
段１０を増加させ、チャネル数の増加に対しては同じく
小規模のゲートで構成することが可能なデータラッチ手
段１０と出力手段３０の増加のみで対応が可能となる。
以下本発明の要旨を第２図〜第４図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるタイムチャートを説明する図、
第４図は本発明の実施例における使用例を説明する図を
それぞれ示す。尚、企図を通じて同一符号は同一対象物
を余す。
本発明の実施例におけるタイムチャートを説明する図、
第４図は本発明の実施例における使用例を説明する図を
それぞれ示す。尚、企図を通じて同一符号は同一対象物
を余す。
第２図に示す本発明の実施例は８ビツトのシフトレジス
タ回路１００を示し、第１同で説明したデータラッチ手
段１０として、ＩＣ論理ゲートセルをベーシック（以下
Ｂ、 Ｃ，と称する）とするとそれぞれ４Ｂ、Ｃ，で構
成される８段のラッチ回路（以下ＬＴ回路と称する）
１０ａ （１） 〜１０ａ （８）からなるデータラッ
チ部１０ａ。
タ回路１００を示し、第１同で説明したデータラッチ手
段１０として、ＩＣ論理ゲートセルをベーシック（以下
Ｂ、 Ｃ，と称する）とするとそれぞれ４Ｂ、Ｃ，で構
成される８段のラッチ回路（以下ＬＴ回路と称する）
１０ａ （１） 〜１０ａ （８）からなるデータラッ
チ部１０ａ。
ｎ相パルス発生手段２０として、６Ｂ、Ｃ，で構成され
るＦ、Ｆ回路２１ （１）〜２１ （４） と、３Ｂ、
Ｃ。
るＦ、Ｆ回路２１ （１）〜２１ （４） と、３Ｂ、
Ｃ。
で構成される論理和回路（以下ＯＲ回路と称する”）
２２（１）〜２２ （８）とからなる８相パルス発生部
０ａ１ 出力手段３０として６Ｂ、Ｃ，で構成されるＦ。
２２（１）〜２２ （８）とからなる８相パルス発生部
０ａ１ 出力手段３０として６Ｂ、Ｃ，で構成されるＦ。
Ｆ回路３０ａとから構成した例である。
尚、本実施例で使用されるクロックは基準パルスを発生
する基準パルス発生回路４０の出力をｉ分周器５０を経
て得た８倍りロックＣＬＫ■と、８倍りロックＣＬＫ■
を８分周器６０で分周したクロックＣＬＫ■である。
する基準パルス発生回路４０の出力をｉ分周器５０を経
て得た８倍りロックＣＬＫ■と、８倍りロックＣＬＫ■
を８分周器６０で分周したクロックＣＬＫ■である。
、本実施例における装置内データの処理出力タイミング
はクロックＣＬＫ■を基準として行われる。
はクロックＣＬＫ■を基準として行われる。
又、リセットパルス■は図示省略している装置内制御部
から出力されるものとする。
から出力されるものとする。
８相パルス発生部２０ａはりセントパルス■がオンされ
ると８倍りロックＣＬＫ■に基づきＦ、 Ｆ回路２１
（１）〜２１ （４）で作成する４位相のパルスをＯ
Ｒ回路２２（１）〜２２ （８）により第３図に示すよ
うな８相のパルスとして出力する。
ると８倍りロックＣＬＫ■に基づきＦ、 Ｆ回路２１
（１）〜２１ （４）で作成する４位相のパルスをＯ
Ｒ回路２２（１）〜２２ （８）により第３図に示すよ
うな８相のパルスとして出力する。
この状態でデータ（Ａ）、 （Ｂ）、 （Ｃ）、
・・・、が順次ＬＴ回路１０ａ（１）に入力すると対
応する位相のパルスが８相パルス発生部２０ａから出力
されるに伴い、順次データ（Ａ）、 （Ｂ）、 （
Ｃ）、・・・、はＬＴ回路１０ａ（１）からＬＴ［ｉｌ
路１０ａ （８’）側ヘシフトされ、８周期目の８相パ
ルスが出力した時点（即ち、８ビツト目）にＬＴ回路１
０ａ（８）から出力されたデータ（Ａ）がクロックＣＬ
Ｋ■のタイミングで処理されるＦ、Ｆ回路３０ａから出
力を開始する。
・・・、が順次ＬＴ回路１０ａ（１）に入力すると対
応する位相のパルスが８相パルス発生部２０ａから出力
されるに伴い、順次データ（Ａ）、 （Ｂ）、 （
Ｃ）、・・・、はＬＴ回路１０ａ（１）からＬＴ［ｉｌ
路１０ａ （８’）側ヘシフトされ、８周期目の８相パ
ルスが出力した時点（即ち、８ビツト目）にＬＴ回路１
０ａ（８）から出力されたデータ（Ａ）がクロックＣＬ
Ｋ■のタイミングで処理されるＦ、Ｆ回路３０ａから出
力を開始する。
第４図は上述のような８段のデータラッチ部１０ａを３
２チヤネルに対応させて構成した使用例である。
２チヤネルに対応させて構成した使用例である。
これは、例えば時分割交換機等に使用される回線入れ替
え手段として使用されるもので、その構成は８段のデー
タラッチ部１０ａ（１１）〜１０ａ（４２）及び出力段
を構成するＦ、Ｆ回路３０ａ（１１） 〜３０ａ（４２
）をそれぞれ３２個並列−に構成し、共用部分である８
相パルス発生部２０ａを１個で構成させた例である。
え手段として使用されるもので、その構成は８段のデー
タラッチ部１０ａ（１１）〜１０ａ（４２）及び出力段
を構成するＦ、Ｆ回路３０ａ（１１） 〜３０ａ（４２
）をそれぞれ３２個並列−に構成し、共用部分である８
相パルス発生部２０ａを１個で構成させた例である。
尚、３２個のデータラッチ部１０ａ（１１）〜１０ａ（
４２）はそれぞれ８段のシフト処理を行い、３２個のＦ
。
４２）はそれぞれ８段のシフト処理を行い、３２個のＦ
。
Ｆ回路３０ａ（１１） 〜３０ａ（４２）を介して取出
される。
される。
この時のシフトタイミングは８相パルス発生部２０ａか
ら出力する８相パルスに同期し、取出されるシフト処理
後のデータはクロックＣＬＫ■に同期する。
ら出力する８相パルスに同期し、取出されるシフト処理
後のデータはクロックＣＬＫ■に同期する。
上述のように、多数のチャネル（３２チヤネル）から入
力するデータを同じ段数（８段）のシフト処理を行う場
合、その回路構成規模は大幅に削減される。
力するデータを同じ段数（８段）のシフト処理を行う場
合、その回路構成規模は大幅に削減される。
即ち、第５図で説明したようなシフトレジスタ回路構成
で第４図の使用例を構成した場合は１，１５２ Ｂ、Ｃ
，が必要となる。しかし、第２図で説明したシフトレジ
スタ回路構成で第４図で示す使用例を構成すると約９８
０ Ｂ、 Ｃ，で実現される。
で第４図の使用例を構成した場合は１，１５２ Ｂ、Ｃ
，が必要となる。しかし、第２図で説明したシフトレジ
スタ回路構成で第４図で示す使用例を構成すると約９８
０ Ｂ、 Ｃ，で実現される。
このように、処理チャネル数が増加するに伴い本発明の
シフトレジスタ回路１００の構成はその規模の点でより
有効となる。
シフトレジスタ回路１００の構成はその規模の点でより
有効となる。
以上のような本発明によれば、シフト段数の増加及び対
応させるチャネル数の増加に対しても小規模の回路構成
で対応出来る。
応させるチャネル数の増加に対しても小規模の回路構成
で対応出来る。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、 第４図は本発明の実施例における使用例を説明する図、 第５図は従来例を説明するブロック図、第６図は従来例
のシフト処理状況を説明する図、をそれぞれ示す。 図において、 １．１００はシフトレジスタ回路、 １（１）〜Ｈ８）、２Ｈ１）〜２１（４）、３０ａ、３
０ａ（１１）〜３０ａ（４２）はＦ、Ｆ回路、 １０は１段データラッチ手段、 １０ａ、１０ａ（１１） 〜１０ａ（４２）は８段デー
タラッチ部、１０ａ （１） 〜１０ａ （８）はＬＴ
回路、２０はｎ相パルス発生手段、 ２０ａは８相パルス発生部、 ２２（１）〜２２ （８）はＯＲ回路、３０は出力手段
、 単 １ 図
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、 第４図は本発明の実施例における使用例を説明する図、 第５図は従来例を説明するブロック図、第６図は従来例
のシフト処理状況を説明する図、をそれぞれ示す。 図において、 １．１００はシフトレジスタ回路、 １（１）〜Ｈ８）、２Ｈ１）〜２１（４）、３０ａ、３
０ａ（１１）〜３０ａ（４２）はＦ、Ｆ回路、 １０は１段データラッチ手段、 １０ａ、１０ａ（１１） 〜１０ａ（４２）は８段デー
タラッチ部、１０ａ （１） 〜１０ａ （８）はＬＴ
回路、２０はｎ相パルス発生手段、 ２０ａは８相パルス発生部、 ２２（１）〜２２ （８）はＯＲ回路、３０は出力手段
、 単 １ 図
Claims (1)
- 【特許請求の範囲】 入力するデータ（（１））をｎ段のシフト処理を行い
所定タイミングで取出す回路であって、 入力データ（（１））をそれぞれ順次ラッチして行くｎ
段のデータラッチ手段（１０）と、 前記入力データ（（１））をｎビットシフト処理した出
力データ（（２））を取出すための所定速度のタイミン
グ信号である第１のクロック（（３））のｎ倍の速度を
有する第２のクロック（（４））にてｎ相のパルスを発
生するｎ相パルス発生手段（２０）と、前記入力データ
（（１））をｎビットシフト処理した該出力データ（（
２））を取出すために、前記第１のクロック（（３））
にて前記シフト処理したデータを打ち直す出力手段（３
０）とを備えたことを特徴とするシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259973A JPH01102796A (ja) | 1987-10-15 | 1987-10-15 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259973A JPH01102796A (ja) | 1987-10-15 | 1987-10-15 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01102796A true JPH01102796A (ja) | 1989-04-20 |
Family
ID=17341500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259973A Pending JPH01102796A (ja) | 1987-10-15 | 1987-10-15 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01102796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6643793B1 (en) * | 1999-10-21 | 2003-11-04 | Oki Electric Industry Co., Ltd. | Apparatus for transferring and holding data based on a selected clock rate |
-
1987
- 1987-10-15 JP JP62259973A patent/JPH01102796A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6643793B1 (en) * | 1999-10-21 | 2003-11-04 | Oki Electric Industry Co., Ltd. | Apparatus for transferring and holding data based on a selected clock rate |
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