JP2810713B2 - タイミング発生装置 - Google Patents
タイミング発生装置Info
- Publication number
- JP2810713B2 JP2810713B2 JP1227216A JP22721689A JP2810713B2 JP 2810713 B2 JP2810713 B2 JP 2810713B2 JP 1227216 A JP1227216 A JP 1227216A JP 22721689 A JP22721689 A JP 22721689A JP 2810713 B2 JP2810713 B2 JP 2810713B2
- Authority
- JP
- Japan
- Prior art keywords
- reference clock
- flip
- bit counter
- flop
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 description 19
- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばICテスタに利用することができるタ
イミング発生装置に関する。
イミング発生装置に関する。
「従来の技術」 第４図に従来のタイミング発生装置の構成を示す。図
中１は標準クロックMCLKの入力端子を示す。この入力端
子１に入力された基準クロックMCLKはｎビットカウンタ
２のクロック入力端子CKと、遅延素子３を通じてフリッ
プフロップ４のクロック入力端子CKとに供給される。
中１は標準クロックMCLKの入力端子を示す。この入力端
子１に入力された基準クロックMCLKはｎビットカウンタ
２のクロック入力端子CKと、遅延素子３を通じてフリッ
プフロップ４のクロック入力端子CKとに供給される。
ｎビットカウンタ２のｎビットの計数出力は一致検出
回路６で設定値と比較される。つまり一致検出回路６に
はｎビットカウンタ２の他にｎビットトラッチ回路５が
接続され、ｎビットラッチ回路５から分周レートを規定
するデータが与えられている。
回路６で設定値と比較される。つまり一致検出回路６に
はｎビットカウンタ２の他にｎビットトラッチ回路５が
接続され、ｎビットラッチ回路５から分周レートを規定
するデータが与えられている。
ｎビットカウンタ２の計数値がｎビットラッチ回路５
に設定した設定値に一致すると、一致検出回路６は例え
ばＨ論理を出力する。
に設定した設定値に一致すると、一致検出回路６は例え
ばＨ論理を出力する。
一致検出回路６の出力はフリップフロップ４のデータ
入力端子Ｄに与えられており、一致検出回路６の出力が
Ｈ論理に立上るのと同時に基準クロックMCLKが遅延素子
３で遅延されてクロック入力端子CKに与えるから、この
フリップフロップ４は一致検出回路６から与えられたＨ
論理を読込む。
入力端子Ｄに与えられており、一致検出回路６の出力が
Ｈ論理に立上るのと同時に基準クロックMCLKが遅延素子
３で遅延されてクロック入力端子CKに与えるから、この
フリップフロップ４は一致検出回路６から与えられたＨ
論理を読込む。
フリップフロップ４はＨ論理を読込み、出力端子７に
Ｈ論理を出力するのと同時にその出力を遅延素子８を通
じて自己のリセット端子Ｒに与える構造としているか
ら、フリップフロップ４は遅延素子８の遅延時間のパル
ス幅を持つタイミングパルスRATEを出力する。
Ｈ論理を出力するのと同時にその出力を遅延素子８を通
じて自己のリセット端子Ｒに与える構造としているか
ら、フリップフロップ４は遅延素子８の遅延時間のパル
ス幅を持つタイミングパルスRATEを出力する。
この様子を第５図を用いて説明する。この例ではｎビ
ットラッチ回路５に数値４（第５図Ｃ）が設定されてい
る場合を例示している。つまり４個目の基準クロックMC
LK4が入力されるとｎビットカウンタ２の計数出力Ｋは
Ｋ＝４となりｎビットラッチ回路５に設定されている値
と一致する。
ットラッチ回路５に数値４（第５図Ｃ）が設定されてい
る場合を例示している。つまり４個目の基準クロックMC
LK4が入力されるとｎビットカウンタ２の計数出力Ｋは
Ｋ＝４となりｎビットラッチ回路５に設定されている値
と一致する。
この結果、一致検出回路６の出力は第５図Ｄに示すよ
うにＨ論理の一致検出信号PDを出力する。一致検出回路
６がＨ論理の一致検出信号PDを出力している状態でフリ
ップフロップ４のクロック入力端子CKには４個目の基準
クロックMCLK4′が遅延素子３で遅延されて入力され
る。
うにＨ論理の一致検出信号PDを出力する。一致検出回路
６がＨ論理の一致検出信号PDを出力している状態でフリ
ップフロップ４のクロック入力端子CKには４個目の基準
クロックMCLK4′が遅延素子３で遅延されて入力され
る。
この基準クロックMCLK4′が入力されることによって
フリップフロップ４はデータ入力端子Ｄに入力されてい
るＨ論理の一致検出信号PDを読込み、出力端子７にＨ論
理を出力する。
フリップフロップ４はデータ入力端子Ｄに入力されてい
るＨ論理の一致検出信号PDを読込み、出力端子７にＨ論
理を出力する。
出力端子７に出力されたＨ論理信号は遅延素子８を通
じてフリップフロップ４のリセット端子Ｒに入力され
る。よってフリップフロップ４はリセットされ、出力端
子７はＬ論理に復帰される。この結果出力端子７には遅
延素子８の遅延時間DL2で規定されるパルス幅のタイミ
ングパルスRATEが出力される。
じてフリップフロップ４のリセット端子Ｒに入力され
る。よってフリップフロップ４はリセットされ、出力端
子７はＬ論理に復帰される。この結果出力端子７には遅
延素子８の遅延時間DL2で規定されるパルス幅のタイミ
ングパルスRATEが出力される。
これと共にｎビットカウンタ２のリセット端子RESに
もフリップフロップ４から出力されたＨ論理信号が与え
られ、ｎビットカウンタ２はリセットされる。
もフリップフロップ４から出力されたＨ論理信号が与え
られ、ｎビットカウンタ２はリセットされる。
このようにして出力端子７には基準クロックMCLKが４
個入力される毎に１個のタイミングパルスRATEが出力さ
れる。このようにしてｎビットラッチ回路５に設定する
値を変えることによって各種の周期を持つタイミングパ
ルスを発生させることができる構造となっている。
個入力される毎に１個のタイミングパルスRATEが出力さ
れる。このようにしてｎビットラッチ回路５に設定する
値を変えることによって各種の周期を持つタイミングパ
ルスを発生させることができる構造となっている。
「発明が解決しようとする課題」 上述した回路構造を採るときタイミングパルスRATEが
出力端子７に出力されるまでの時間Taが長く掛り、これ
により基準クロックMCLKの周期Ｔの最小時間が規制され
てしまう欠点がある。つまり基準クロックMCLKが採り得
る最高周波数が制限され、ICテスタの高速化に障害とな
っている。
出力端子７に出力されるまでの時間Taが長く掛り、これ
により基準クロックMCLKの周期Ｔの最小時間が規制され
てしまう欠点がある。つまり基準クロックMCLKが採り得
る最高周波数が制限され、ICテスタの高速化に障害とな
っている。
つまりｎビットラッチ回路５に設定した数と同じ数の
基準クロックMCLK4が入力されてからタイミングパルスR
ATEが出力されるまでの様子を第６図を用いて更に詳し
く説明する。
基準クロックMCLK4が入力されてからタイミングパルスR
ATEが出力されるまでの様子を第６図を用いて更に詳し
く説明する。
第６図に示すtd1はｎビットカウンタ２の応答遅れ時
間を示す。つまり４個目の基準クロックMCLK4が入力さ
れてからｎビットカウンタ２の出力が「４」を出力する
までの時間を指す。
間を示す。つまり４個目の基準クロックMCLK4が入力さ
れてからｎビットカウンタ２の出力が「４」を出力する
までの時間を指す。
td3は一致検出回路６の応答遅れ時間、DLIは遅延素子
３の遅延時間、tsはフリップフロップ４のデータ入力端
子Ｄに与えた論理が転換した場合、その転換開始時点か
ら読込可能となる時間、いわゆるセットアップタイムを
指す。
３の遅延時間、tsはフリップフロップ４のデータ入力端
子Ｄに与えた論理が転換した場合、その転換開始時点か
ら読込可能となる時間、いわゆるセットアップタイムを
指す。
フリップフロップ４にはセットアップタイムのような
制限があるためにクロック入力端子CKに与える基準クロ
ックMCLKを遅延素子３によって時間DL1だけ遅延させて
いる。
制限があるためにクロック入力端子CKに与える基準クロ
ックMCLKを遅延素子３によって時間DL1だけ遅延させて
いる。
第６図Ｄに示す時間td3はフリップフロップ４の遅れ
時間を指し、遅延素子３で遅延された基準クロックMCLK
4がフリップフロップ４のクロック入力端子CKに与えら
れた時点からtd3だけ遅れてタイミングパルスRATEが立
上る。
時間を指し、遅延素子３で遅延された基準クロックMCLK
4がフリップフロップ４のクロック入力端子CKに与えら
れた時点からtd3だけ遅れてタイミングパルスRATEが立
上る。
フリップフロップ４がＨ論理を出力している時間DL2
は遅延素子８の遅延時間で規定されるが、タイミングパ
ルスRATEのパルス巾はこのパルスRATEを受け取って動作
する回路の要求によって決められる。
は遅延素子８の遅延時間で規定されるが、タイミングパ
ルスRATEのパルス巾はこのパルスRATEを受け取って動作
する回路の要求によって決められる。
上述したように４個目の基準クロックMCLK4が与えら
れた時点からタイミングパルスRATEが立下るまでの時間
TtはTt＝DL1＋DL2＋td3となる。遅延素子８の遅延時間D
L2は上述したように次段の回路の要求によって決定され
るが、この時間DL2が長い時間を要求される場合にはDL1
とtd3を短かくするか又は基準クロックMCLKの周期Ｔを
長くしなければならない。
れた時点からタイミングパルスRATEが立下るまでの時間
TtはTt＝DL1＋DL2＋td3となる。遅延素子８の遅延時間D
L2は上述したように次段の回路の要求によって決定され
るが、この時間DL2が長い時間を要求される場合にはDL1
とtd3を短かくするか又は基準クロックMCLKの周期Ｔを
長くしなければならない。
つまりフリップフロップ４の出力はｎビットカウンタ
２のリセット端子RESにも与えられている。このために
フリップフロップ４がＨ論理を出力している状態で基準
クロックMCLKが与えられると、この基準クロックMCLKは
計数されないことになる。
２のリセット端子RESにも与えられている。このために
フリップフロップ４がＨ論理を出力している状態で基準
クロックMCLKが与えられると、この基準クロックMCLKは
計数されないことになる。
従ってフリップフロップ４が出力するタイミングパル
スRATEは基準クロックMCLKの周期Ｔの範囲内で立下って
いなければならない。このような理由からタイミングパ
ルスRATEのパルス幅を後段の回路の都合によって長い時
間に設定しようとすると、遅延時間DL1とtd3は回路素子
の都合で決まるため短かくできないから、基準クロック
MCLKの周期Ｔを長く採らなければならない。基準クロッ
クMCLKの周期Ｔを長く採ることにより、基準クロックMC
LKの周波数は低くなるため、ICテスタの動作速度が遅く
なってしまう不都合が生じる。
スRATEは基準クロックMCLKの周期Ｔの範囲内で立下って
いなければならない。このような理由からタイミングパ
ルスRATEのパルス幅を後段の回路の都合によって長い時
間に設定しようとすると、遅延時間DL1とtd3は回路素子
の都合で決まるため短かくできないから、基準クロック
MCLKの周期Ｔを長く採らなければならない。基準クロッ
クMCLKの周期Ｔを長く採ることにより、基準クロックMC
LKの周波数は低くなるため、ICテスタの動作速度が遅く
なってしまう不都合が生じる。
この発明の目的は出力パルスのパルス幅を長く採って
も基準クロックの周期を長く採らなくてもよいタイミン
グ発生装置を提供しようとするものである。
も基準クロックの周期を長く採らなくてもよいタイミン
グ発生装置を提供しようとするものである。
「課題を解決するための手段」 この発明ではｎビットカウンタの入力側に切替回路を
設け、この切替回路を一致検出回路が一致を検出したと
き切替操作して基準クロックをｎビットカウンタのリセ
ット端子に与え、不一致を検出している状態では基準ク
ロックをｎビットカウンタのクロック入力端子に与える
構成としたものである。
設け、この切替回路を一致検出回路が一致を検出したと
き切替操作して基準クロックをｎビットカウンタのリセ
ット端子に与え、不一致を検出している状態では基準ク
ロックをｎビットカウンタのクロック入力端子に与える
構成としたものである。
この発明の構成によれば一致検出回路が不一致を検出
している状態では切替回路はｎビットカウンタのクロッ
ク入力端子を選択し、このクロック入力端子に基準クロ
ックを与える。
している状態では切替回路はｎビットカウンタのクロッ
ク入力端子を選択し、このクロック入力端子に基準クロ
ックを与える。
ｎビットカウンタは基準クロックの供給によって計数
値を歩進させる。ｎビットカウンタの計数値がｎビット
ラッチ回路にラッチした設定値と一致すると、切替回路
は基準クロックをｎビットカウンタのリセット端子に与
える状態に切替わる。よって次の基準クロックが与えら
れるとｎビットカウンタはリセットされ、このリセット
動作によって一致検出回路は不一致検出状態となる。こ
の不一致検出信号によって切替回路はｎビットカウンタ
のクロック入力端子を選択した状態に戻される。よって
ｎビットカウンタは次の基準クロックから計数を始める
ことができる。
値を歩進させる。ｎビットカウンタの計数値がｎビット
ラッチ回路にラッチした設定値と一致すると、切替回路
は基準クロックをｎビットカウンタのリセット端子に与
える状態に切替わる。よって次の基準クロックが与えら
れるとｎビットカウンタはリセットされ、このリセット
動作によって一致検出回路は不一致検出状態となる。こ
の不一致検出信号によって切替回路はｎビットカウンタ
のクロック入力端子を選択した状態に戻される。よって
ｎビットカウンタは次の基準クロックから計数を始める
ことができる。
このようにこの発明によれればｎビットカウンタの計
数値がｎビットラッチ回路の設定値と一致した時点で切
替回路が基準クロックをｎビットカウンタのリセット端
子に与える状態に切替るから、出力端子に出力されるタ
イミングパルスRATEの立上りが回路素子の応答遅れによ
って基準クロックの１周期の範囲より遅れても、ｎビッ
トカウンタを次の基準クロックで確実にリセットさせる
ことができる。よってタイミングパルスのパルス幅の長
短に関係なくｎビットカウンタを動作させることができ
るから、タイミングパルスのパルス幅を長く設定しても
基準クロックの周期を変更しなくてよい。よって高速IC
テスタを実現することができる。
数値がｎビットラッチ回路の設定値と一致した時点で切
替回路が基準クロックをｎビットカウンタのリセット端
子に与える状態に切替るから、出力端子に出力されるタ
イミングパルスRATEの立上りが回路素子の応答遅れによ
って基準クロックの１周期の範囲より遅れても、ｎビッ
トカウンタを次の基準クロックで確実にリセットさせる
ことができる。よってタイミングパルスのパルス幅の長
短に関係なくｎビットカウンタを動作させることができ
るから、タイミングパルスのパルス幅を長く設定しても
基準クロックの周期を変更しなくてよい。よって高速IC
テスタを実現することができる。
「実施例」 第１図にこの発明の一実施例を示す。第１図において
第４図と対応する部分には同一符号を付して示す。
第４図と対応する部分には同一符号を付して示す。
この発明ではｎビットカウンタ２の入力側に切替回路
９を設ける。切替回路９はフリップフロップ9Aと、二個
のナンドゲート9B,9Cと、一個のインバータ9Dと、一個
の遅延素子9Eによって構成することができる。
９を設ける。切替回路９はフリップフロップ9Aと、二個
のナンドゲート9B,9Cと、一個のインバータ9Dと、一個
の遅延素子9Eによって構成することができる。
フリップフロップ9Aのクロック入力端子CKには入力端
子１を接続し、入力端子１に与えられる基準クロックMC
LKaを与える。
子１を接続し、入力端子１に与えられる基準クロックMC
LKaを与える。
フリップフロップ9Aの出力端子Ｑとに二個のナンド
ゲート9Bと9Cの各一方の入力端子を接続し、二個のナン
ドゲート9B,9Cの各他方の入力端子は共通接続し、イン
バータ9Dと遅延素子9Eを通じて入力端子１に接続する。
ゲート9Bと9Cの各一方の入力端子を接続し、二個のナン
ドゲート9B,9Cの各他方の入力端子は共通接続し、イン
バータ9Dと遅延素子9Eを通じて入力端子１に接続する。
ナンドゲート9Bの出力端子をｎビットカウンタ２のク
ロック入力端子CKに接続し、ナンドゲート9Cの出力端子
をｎビットカウンタ２のリセット端子RESに接続する。
ロック入力端子CKに接続し、ナンドゲート9Cの出力端子
をｎビットカウンタ２のリセット端子RESに接続する。
このように構成することによってフリップフロップ9A
の状態に応じてナンドゲート9Bと9Cの何れか一方が開に
制御され、入力端子１に入力される基準クロックMCLKa
がｎビットカウンタ２のクロック入力端子CKとリセット
端子RESの何れか一方に供給されその状態が切替られ
る。
の状態に応じてナンドゲート9Bと9Cの何れか一方が開に
制御され、入力端子１に入力される基準クロックMCLKa
がｎビットカウンタ２のクロック入力端子CKとリセット
端子RESの何れか一方に供給されその状態が切替られ
る。
フリップフロップ9Aのデータ入力端子CKには一致検出
回路６の出力側に設けたフリップフロップ4Aの出力端子
Ｑを接続する。このフリップフロップ4Aの出力端子Ｑは
次段に設けたフリップフロップ4Bのデータ入力端子Ｄに
も接続し、これら二個のフリップフロップ4Aと4Bのクロ
ック入力端子CKには遅延素子3Aと3Bを通じて基準クロッ
クMCLKgとMCLKiを与える。
回路６の出力側に設けたフリップフロップ4Aの出力端子
Ｑを接続する。このフリップフロップ4Aの出力端子Ｑは
次段に設けたフリップフロップ4Bのデータ入力端子Ｄに
も接続し、これら二個のフリップフロップ4Aと4Bのクロ
ック入力端子CKには遅延素子3Aと3Bを通じて基準クロッ
クMCLKgとMCLKiを与える。
次段のフリップフロップ4Bの出力を出力端子７に与
え、出力端子７に出力された信号を遅延素子８を通じて
フリップフロップ4Bのリセット端子Ｒに与える。
え、出力端子７に出力された信号を遅延素子８を通じて
フリップフロップ4Bのリセット端子Ｒに与える。
このように構成することによって、ｎビットカウンタ
２の計数値とｎビットラッチ回路５の設定値とが不一致
の状態では一致検出回路６がＬ論理を出力しているか
ら、フリップフロップ4AはそのＬ論理を読込でおり、従
って出力端子ＱはＬ論理を出力している。
２の計数値とｎビットラッチ回路５の設定値とが不一致
の状態では一致検出回路６がＬ論理を出力しているか
ら、フリップフロップ4AはそのＬ論理を読込でおり、従
って出力端子ＱはＬ論理を出力している。
このＬ論理信号が切替回路９を構成するフリップフロ
ップ9Aのデータ入力端子Ｄに与えられるから、このフリ
ップフロップ9Aの出力端子ＱがＬ論理、がＨ論理とな
っている。
ップ9Aのデータ入力端子Ｄに与えられるから、このフリ
ップフロップ9Aの出力端子ＱがＬ論理、がＨ論理とな
っている。
従ってこの状態ではナンドゲート9Bが開に制御され、
ｎビットカウンタ２のクロック入力端子CKに基準クロッ
クMCLKcが与えられる。
ｎビットカウンタ２のクロック入力端子CKに基準クロッ
クMCLKcが与えられる。
ｎビットカウンタ２の計数値がｎビットラッチ回路５
の設定値と一致すると、一致検出回路６が第２図Ｆに示
すようにＨ論理信号PFを出力する。このＨ論理信号PFが
出力された時点以後に遅延素子9Eと3Aを通じてフリップ
フロップ4Aのクロック入力端子CKに第２図Ｇに示す基準
クロックMCLKgの立上りが与えられると、このフリップ
フロップ4Aは一致検出回路６が出力するＨ論理信号PFを
読込んで出力端子Ｑに第２図Ｈに示すＨ論理信号PHを出
力し、切替回路９を構成するフリップフロップ9Aのデー
タ入力端子ＤにこのＨ論理信号PHを与える。
の設定値と一致すると、一致検出回路６が第２図Ｆに示
すようにＨ論理信号PFを出力する。このＨ論理信号PFが
出力された時点以後に遅延素子9Eと3Aを通じてフリップ
フロップ4Aのクロック入力端子CKに第２図Ｇに示す基準
クロックMCLKgの立上りが与えられると、このフリップ
フロップ4Aは一致検出回路６が出力するＨ論理信号PFを
読込んで出力端子Ｑに第２図Ｈに示すＨ論理信号PHを出
力し、切替回路９を構成するフリップフロップ9Aのデー
タ入力端子ＤにこのＨ論理信号PHを与える。
このＨ論理信号PHがフリップフロップ9Aのデータ入力
端子Ｄに与えられた時点以後に入力端子１に第２図Ａに
示す基準クロックMCLKaが与えられるとフリップフロッ
プ9AはＨ論理を読込み、出力端子Ｑに第２図Ｂに示すＨ
論理信号PBを出力する。またこのとき出力端子はＬ論
理の状態に反転する。この状態ではナンドゲート9Bが閉
となり、9Cが開に制御される。
端子Ｄに与えられた時点以後に入力端子１に第２図Ａに
示す基準クロックMCLKaが与えられるとフリップフロッ
プ9AはＨ論理を読込み、出力端子Ｑに第２図Ｂに示すＨ
論理信号PBを出力する。またこのとき出力端子はＬ論
理の状態に反転する。この状態ではナンドゲート9Bが閉
となり、9Cが開に制御される。
よって入力端子１はｎビットカウンタ２のリセット端
子RESに接続された状態になり、次に基準クロックMCLKa
が入力されると第２図Ｄに示すようにｎビットカウンタ
２のリセット端子RESにリセットパルスPDが与えられ
る。この結果ｎビットカウンタ２の計数値は第２図Ｅに
示すように「０」に戻される。
子RESに接続された状態になり、次に基準クロックMCLKa
が入力されると第２図Ｄに示すようにｎビットカウンタ
２のリセット端子RESにリセットパルスPDが与えられ
る。この結果ｎビットカウンタ２の計数値は第２図Ｅに
示すように「０」に戻される。
ｎビットカウンタ２の計数値が「０」に戻されると一
致検出回路６の出力PFはＬ論理に落ち、このＬ論理がフ
リップフロップ4Aのデータ入力端子Ｄに入力されるか
ら、次に基準クロックMCLKaが入力されると、フリップ
フロップ4AはＬ論理を読込み切替回路９にＬ論理信号を
与える。この結果、切替回路９はナンドゲート9Bが開、
9Cが閉の状態に戻り、基準クロックMCLKcがｎビットカ
ウンタ２に入力され、計数動作を行なう。
致検出回路６の出力PFはＬ論理に落ち、このＬ論理がフ
リップフロップ4Aのデータ入力端子Ｄに入力されるか
ら、次に基準クロックMCLKaが入力されると、フリップ
フロップ4AはＬ論理を読込み切替回路９にＬ論理信号を
与える。この結果、切替回路９はナンドゲート9Bが開、
9Cが閉の状態に戻り、基準クロックMCLKcがｎビットカ
ウンタ２に入力され、計数動作を行なう。
フリップフロップ4Aが一旦Ｈ論理を出力すると、次段
のフリップフロップ4BがこのＨ論理を読込み出力端子７
にＨ論理を出力する。このＨ論理信号は遅延素子８を通
じて自己のリセット端子Ｒに与えられる。よって出力端
子７には遅延素子８の遅延時間で決まるパルス幅DL2を
持つ第２図Ｊに示すタイミングパルスRATEが出力され
る。
のフリップフロップ4BがこのＨ論理を読込み出力端子７
にＨ論理を出力する。このＨ論理信号は遅延素子８を通
じて自己のリセット端子Ｒに与えられる。よって出力端
子７には遅延素子８の遅延時間で決まるパルス幅DL2を
持つ第２図Ｊに示すタイミングパルスRATEが出力され
る。
このタイミングパルスRATEはクロックMCUKiの立上り
でＨ論理に立上り遅延素子８の遅延時間を過ぎるとＬ論
理に戻される。
でＨ論理に立上り遅延素子８の遅延時間を過ぎるとＬ論
理に戻される。
「発明の効果」 以上説明したようにこの発明によればｎビットカウン
タ２のリセットはタイミングパルスRATEの論理状態とは
全く無関係に実行される。従ってタイミングパルスRATE
のパルス幅は基準クロックMCLKaの周期Ｔとは無関係に
設定することができる。
タ２のリセットはタイミングパルスRATEの論理状態とは
全く無関係に実行される。従ってタイミングパルスRATE
のパルス幅は基準クロックMCLKaの周期Ｔとは無関係に
設定することができる。
つまりタイミングパルスRATEのパルス幅DL2は基準ク
ロックMCLKaの１周期Ｔの範囲内で自由に設定すること
ができる。
ロックMCLKaの１周期Ｔの範囲内で自由に設定すること
ができる。
更に基準クロックMCLKaの１周期Ｔに要する時間の最
小値は第３図に示すようにフリップフロップ4Aの反転動
作に必要な遅延時間tdと、切替回路９を構成するフリッ
プフロップ9Aのセットアップに必要な時間tsとの和の時
間td＋tsが基準クロックMCLKaの１周期Ｔ内に収まって
いればよい。
小値は第３図に示すようにフリップフロップ4Aの反転動
作に必要な遅延時間tdと、切替回路９を構成するフリッ
プフロップ9Aのセットアップに必要な時間tsとの和の時
間td＋tsが基準クロックMCLKaの１周期Ｔ内に収まって
いればよい。
この時間td＋tsは従来のタイミングパルスRATEのパル
ス幅DL2を基準クロックMCLKaの１周期内に含ませる場合
と比較して短かい。
ス幅DL2を基準クロックMCLKaの１周期内に含ませる場合
と比較して短かい。
よってこの発明よれば基準クロックMCLKの１周期を従
来より短かく設定することができ高速ICテスタを作るこ
とができる。
来より短かく設定することができ高速ICテスタを作るこ
とができる。
第１図はこの発明の一実施例を示す接続図、第２図及び
第３図はこの発明の動作を説明するための波形図、第４
図は従来の技術を説明するための接続図、第５図及び第
６図は従来のタイミング発生装置の動作を説明するため
の波形図である。 1:入力端子、2:nビットカウンタ、3A,3B:遅延素子、4A,
4B:フリップフロップ、5:nビットラッチ回路、6:一致検
出回路、9:切替回路。
第３図はこの発明の動作を説明するための波形図、第４
図は従来の技術を説明するための接続図、第５図及び第
６図は従来のタイミング発生装置の動作を説明するため
の波形図である。 1:入力端子、2:nビットカウンタ、3A,3B:遅延素子、4A,
4B:フリップフロップ、5:nビットラッチ回路、6:一致検
出回路、9:切替回路。
Claims (1)
- 【請求項１】A.nビットカウンタに基準クロックを与
え、このｎビットカウンタの計数値がｎビットラッチ回
路の設定値と一致する毎にタイミングパルスを出力する
タイミング発生装置において、 B.上記ｎビットカウンタの入力側に切替回路を設け、こ
の切替回路の切替によって基準クロックを上記ｎビット
カウンタのクロック入力端子に与える状態と、リセット
端子に与える状態に切替ることができる構造にすると共
に、上記ｎビットカウンタの計数値とｎビットラッチ回
路の設定値とが一致する毎に上記基準クロックをｎビッ
トカウンタのリセット端子に与える状態に切替操作し、
ｎビットカウンタを上記タイミングパルスの出力状態に
関係なくリセットさせるように構成したことを特徴とす
るタイミング発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1227216A JP2810713B2 (ja) | 1989-09-01 | 1989-09-01 | タイミング発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1227216A JP2810713B2 (ja) | 1989-09-01 | 1989-09-01 | タイミング発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0390874A JPH0390874A (ja) | 1991-04-16 |
| JP2810713B2 true JP2810713B2 (ja) | 1998-10-15 |
Family
ID=16857316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1227216A Expired - Lifetime JP2810713B2 (ja) | 1989-09-01 | 1989-09-01 | タイミング発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810713B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1746428B1 (en) * | 2004-05-11 | 2010-08-04 | Advantest Corporation | Timing generator and semiconductor testing apparatus |
| KR101653390B1 (ko) * | 2016-04-19 | 2016-09-09 | 주식회사 다죤 | 발받침대 |
-
1989
- 1989-09-01 JP JP1227216A patent/JP2810713B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0390874A (ja) | 1991-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2539600B2 (ja) | タイミング発生装置 | |
| JP2504568B2 (ja) | 信号生成回路 | |
| KR890017866A (ko) | 필터회로 | |
| US4786823A (en) | Noise pulse suppressing circuit in digital system | |
| US5969553A (en) | Digital delay circuit and digital PLL circuit with first and second delay units | |
| US5359636A (en) | Register control circuit for initialization of registers | |
| CA1310711C (en) | Two-stage synchronizer | |
| JP2810713B2 (ja) | タイミング発生装置 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| JP2923175B2 (ja) | クロック発生回路 | |
| JPH0479545B2 (ja) | ||
| JP2690516B2 (ja) | リングカウンタ | |
| JP2643470B2 (ja) | 同期カウンタ | |
| US4164712A (en) | Continuous counting system | |
| JP2556918Y2 (ja) | Ｉｃ試験装置の波形制御回路 | |
| KR930002257B1 (ko) | 디지탈시스템의 시스템클럭 발생회로 | |
| JP2754005B2 (ja) | 多相パルス発生回路 | |
| SU1140248A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
| JP2869981B2 (ja) | ビットバッファ回路 | |
| KR940000643Y1 (ko) | 플립플롭 회로를 이용한 동기펄스 발생회로 | |
| JP2543108B2 (ja) | 同期パルス発生装置 | |
| JPH0231897B2 (ja) | ||
| JPH03130678A (ja) | タイミング発生装置 | |
| SU659976A1 (ru) | Цифровой измеритель частоты | |
| JPS62281513A (ja) | 遅延回路 |