JP2869981B2 - ビットバッファ回路 - Google Patents
ビットバッファ回路Info
- Publication number
- JP2869981B2 JP2869981B2 JP63291293A JP29129388A JP2869981B2 JP 2869981 B2 JP2869981 B2 JP 2869981B2 JP 63291293 A JP63291293 A JP 63291293A JP 29129388 A JP29129388 A JP 29129388A JP 2869981 B2 JP2869981 B2 JP 2869981B2
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- JP
- Japan
- Prior art keywords
- signal
- clock
- external
- internal clock
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Dc Digital Transmission (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビットバッファ回路に関する。
従来のビットバッファ回路は、第４図に示すように、
外部データ30を外部クロック27に同期して書き込みバッ
ファ35に書き込み、外部クロック27と非同期の内部クロ
ック28に同期させて、ビット対応で読み出しバッファ36
に読み出す。この場合、外部クロック27を微分回路31に
よりクロックの立上りを微分した外部クロック微分パル
スと、内部クロックの正相28と逆相29とをセレクタ34に
より選択出力したクロックを同様に微分回路32により立
上りを微分した内部クロック微分パルスとを、比較器33
において、これらの二つの微分パルスの位相が重なるか
どうかを検証する。位相の重複がある場合、外部クロッ
ク（書き込みクロック）とセレクタ34の出力クロック
（読み出しクロック）との位相が一致したと判断し、比
較器33はセレクタ34のセレクト信号を切り換え、読み出
しクロックを反転することにより常に的確な位相で内部
クロックへのデータの乗せ換えを実現している。
外部データ30を外部クロック27に同期して書き込みバッ
ファ35に書き込み、外部クロック27と非同期の内部クロ
ック28に同期させて、ビット対応で読み出しバッファ36
に読み出す。この場合、外部クロック27を微分回路31に
よりクロックの立上りを微分した外部クロック微分パル
スと、内部クロックの正相28と逆相29とをセレクタ34に
より選択出力したクロックを同様に微分回路32により立
上りを微分した内部クロック微分パルスとを、比較器33
において、これらの二つの微分パルスの位相が重なるか
どうかを検証する。位相の重複がある場合、外部クロッ
ク（書き込みクロック）とセレクタ34の出力クロック
（読み出しクロック）との位相が一致したと判断し、比
較器33はセレクタ34のセレクト信号を切り換え、読み出
しクロックを反転することにより常に的確な位相で内部
クロックへのデータの乗せ換えを実現している。
上述した従来のビットバッファ回路は、外部クロック
および内部クロックの立ち上り微分パルスの位相の重複
を監視することにより読み出しクロックの位相制御を行
なっているため、書き込みクロックと読み出しクロック
の位相が相当近づかないと読み出しクロックの位相反転
は起らない。このため、外部クロックの位相変動量が大
きい場合は、微分パルスの重複が起らず、ビットの二度
読みあるいはビットスリップが発生する危険性があると
いう欠点がある。
および内部クロックの立ち上り微分パルスの位相の重複
を監視することにより読み出しクロックの位相制御を行
なっているため、書き込みクロックと読み出しクロック
の位相が相当近づかないと読み出しクロックの位相反転
は起らない。このため、外部クロックの位相変動量が大
きい場合は、微分パルスの重複が起らず、ビットの二度
読みあるいはビットスリップが発生する危険性があると
いう欠点がある。
本発明によれば、外部クロックに同期して外部データ
を書き込むバッファと、内部クロックの正相と逆相を選
択するセレクタと、セレクタの出力クロックに同期して
書き込みバッファのデータを読み出す第一の読み出しバ
ッファと、第一の読み出しバッファのデータを内部クロ
ックの正相に同期して読み出す第二の読み出しバッファ
と、内部クロックと二倍の内部クロックを入力とするゲ
ートと、ゲート出力と外部クロックを入力としセレクタ
のセレクト信号を出力するフリップフロップとを具備す
るビットバッファ回路が得られる。
を書き込むバッファと、内部クロックの正相と逆相を選
択するセレクタと、セレクタの出力クロックに同期して
書き込みバッファのデータを読み出す第一の読み出しバ
ッファと、第一の読み出しバッファのデータを内部クロ
ックの正相に同期して読み出す第二の読み出しバッファ
と、内部クロックと二倍の内部クロックを入力とするゲ
ートと、ゲート出力と外部クロックを入力としセレクタ
のセレクト信号を出力するフリップフロップとを具備す
るビットバッファ回路が得られる。
次に、本発明の実施例を示した図面を参照して、本発
明をより詳細に説明する。
明をより詳細に説明する。
第１図および第２図を参照すると、本発明の第一の実
施例において、外部クロックａに同期した外部データ１
は、まず外部クロックａを書き込みクロックとして、書
き込みバッファ５に書き込まれる。書き込まれたデータ
は、読み出しクロックｇに同期して読み出しバッファ６
に読み出される。その読み出しクロックｇの位相を制御
するために、まず内部クロックｂと二倍の内部クロック
ｄを入力するゲート２により判別クロックｅを作成す
る。
施例において、外部クロックａに同期した外部データ１
は、まず外部クロックａを書き込みクロックとして、書
き込みバッファ５に書き込まれる。書き込まれたデータ
は、読み出しクロックｇに同期して読み出しバッファ６
に読み出される。その読み出しクロックｇの位相を制御
するために、まず内部クロックｂと二倍の内部クロック
ｄを入力するゲート２により判別クロックｅを作成す
る。
次に、フリップフロップ３において、外部クロックａ
を判別クロックｅでラッチすることにより、セレクト信
号ｆを作成する。読み出しクロックｇはこのセレクト信
号により内部クロックの正相ｂと逆相ｃとを入力するセ
レクタ４において適切な位相を選択出力されたものとな
る。最終的に読み出しバッファ６のデータをデューティ
ー補正のため内部クロックの正相ｂに同期して読み出し
バッファ７に読み出すことにより、連動的に外部クロッ
クａに同期したデータ１を内部クロックｂに乗せかえて
内部データ８を得ている。
を判別クロックｅでラッチすることにより、セレクト信
号ｆを作成する。読み出しクロックｇはこのセレクト信
号により内部クロックの正相ｂと逆相ｃとを入力するセ
レクタ４において適切な位相を選択出力されたものとな
る。最終的に読み出しバッファ６のデータをデューティ
ー補正のため内部クロックの正相ｂに同期して読み出し
バッファ７に読み出すことにより、連動的に外部クロッ
クａに同期したデータ１を内部クロックｂに乗せかえて
内部データ８を得ている。
第３図を参照すると、本発明の第二の実施例におい
て、デューティー補正カウンタ９は、書き込みクロック
である外部クロックａの立ち上りをトリガーとし、ｎ倍
の内部クロック（ｎ×ｂ）で外部クロックｂの１タイム
スロットの中間点までカウントアップしてその間「１」
を保持している。この第二の実施例では、デューティー
補正カウンタ９により、常にデューティー50％のクロッ
クをフリップフロップ３に送出するため、外部クロック
のデューティーに依存せず常に外部クロックの中間点を
監視点とすることが可能になり最も適切な位相を選択で
きるという利点がある。
て、デューティー補正カウンタ９は、書き込みクロック
である外部クロックａの立ち上りをトリガーとし、ｎ倍
の内部クロック（ｎ×ｂ）で外部クロックｂの１タイム
スロットの中間点までカウントアップしてその間「１」
を保持している。この第二の実施例では、デューティー
補正カウンタ９により、常にデューティー50％のクロッ
クをフリップフロップ３に送出するため、外部クロック
のデューティーに依存せず常に外部クロックの中間点を
監視点とすることが可能になり最も適切な位相を選択で
きるという利点がある。
以上説明したように、本発明によれば、外部クロック
に同期したデータを内部クロックに乗せ換えるビットバ
ッファ回路において、外部クロックと内部クロックの位
相を比較するにあたり、内部クロックの正相と逆相の中
間点に判別点を設け、正相の立ち上りと逆相の立ち上り
の内、外部クロックのタイムスロットの中間点に近い方
をリアルタイムで監視することにより、常に安全な位相
でのバッファリングが可能なため、データの乗せ換え時
点でビットスリップはなく、またダブルバッファ構成の
ため常にデータ長の等しい内部クロックに同期したデー
タを得るこのができるという効果がある。
に同期したデータを内部クロックに乗せ換えるビットバ
ッファ回路において、外部クロックと内部クロックの位
相を比較するにあたり、内部クロックの正相と逆相の中
間点に判別点を設け、正相の立ち上りと逆相の立ち上り
の内、外部クロックのタイムスロットの中間点に近い方
をリアルタイムで監視することにより、常に安全な位相
でのバッファリングが可能なため、データの乗せ換え時
点でビットスリップはなく、またダブルバッファ構成の
ため常にデータ長の等しい内部クロックに同期したデー
タを得るこのができるという効果がある。
第１図は本発明の第一の実施例のブロック図、第２図は
第１図に示した第一の実施例の各部の信号波形図、第３
図は本発明の第二の実施例のブロック図、第４図は従来
のビットバッファ回路のブロック図である。 a:外部クロック、b:内部クロック（正相）c:内部クロッ
ク（逆相）、d:二倍内部クロック、1:外部データ、2:ゲ
ート、3:フリップフロップ、4:セレクタ、5:書き込みバ
ッファ、6:読み出しバッファ、7:読み出しバッファ、8:
内部データ、9:デューティー補正カウンタ、27:外部ク
ロック、28:内部クロック（正相）、19:内部クロック
（逆相）、30:外部データ、31:微分回路、32:微分回
路、33:位相比較器、34:セレクタ、35:書き込みバッフ
ァ、36:読み出しバッファ、37:内部データ。
第１図に示した第一の実施例の各部の信号波形図、第３
図は本発明の第二の実施例のブロック図、第４図は従来
のビットバッファ回路のブロック図である。 a:外部クロック、b:内部クロック（正相）c:内部クロッ
ク（逆相）、d:二倍内部クロック、1:外部データ、2:ゲ
ート、3:フリップフロップ、4:セレクタ、5:書き込みバ
ッファ、6:読み出しバッファ、7:読み出しバッファ、8:
内部データ、9:デューティー補正カウンタ、27:外部ク
ロック、28:内部クロック（正相）、19:内部クロック
（逆相）、30:外部データ、31:微分回路、32:微分回
路、33:位相比較器、34:セレクタ、35:書き込みバッフ
ァ、36:読み出しバッファ、37:内部データ。
Claims (1)
- 【請求項１】外部クロック信号に同期して外部入力デー
タをラッチ出力する書き込みバッファと、前記の外部ク
ロック信号とは非同期の内部クロック正相信号及びこの
内部クロック正相信号を反転した内部クロック逆相信号
のうちのどちらか一方の信号をセレクト信号により選択
出力するセレクタと、前記セレクタから選択出力される
クロック信号に同期して前記書き込みバッファのラッチ
出力データをラッチ出力する第１の読み出しバッファ
と、前記第１の読み出しバッファのラッチ出力データを
前記内部クロック正相信号に同期してラッチ出力する第
２の読み出しバッファと、前記内部クロック正相信号の
２倍の周波数を持ち、前記内部クロック正相信号に同期
した２倍クロック信号入力と、前記２倍クロック信号を
反転した信号と前記内部クロック正相信号との論理積を
とる論理積ゲート回路と、前記外部クロック信号をデー
タ入力、前記論理積回路の出力信号をクロック入力とす
るフリップフロップ回路とを備え、前記フリップフロッ
プ回路の出力信号を前記セレクタのセレクト信号とする
ようにしたことを特徴とするビットバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291293A JP2869981B2 (ja) | 1988-11-17 | 1988-11-17 | ビットバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291293A JP2869981B2 (ja) | 1988-11-17 | 1988-11-17 | ビットバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135944A JPH02135944A (ja) | 1990-05-24 |
| JP2869981B2 true JP2869981B2 (ja) | 1999-03-10 |
Family
ID=17767011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291293A Expired - Lifetime JP2869981B2 (ja) | 1988-11-17 | 1988-11-17 | ビットバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869981B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0654705B1 (en) | 1993-11-24 | 2000-06-21 | Fuji Photo Film Co., Ltd. | Photographic processing composition and method of photographic processing using the same |
-
1988
- 1988-11-17 JP JP63291293A patent/JP2869981B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02135944A (ja) | 1990-05-24 |
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