JPS5947364B2 - プリアンブル検出装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、フエーズ符号化データの存在を検出するため
の装置に関し、特に磁気記録媒体を使用するデータ記憶
サブシステムにおけるフエーズ符．号化データの存在を
検出するための装置に関する。

現在のデータ処理システムにおいては、データは以後の
検索および使用のため磁気テープ又は磁気デイスクに記
憶される。大量のデータが、データ処理システムで使用
されるテープのリール数又．はデイスク数を最小限度に
抑えるためにできるだけコンパクトに記憶される事が重
要である。与えられた空間に記憶が可能なデータ量を増
すために使用される技術の１つがフエーズ符号化として
知られている。フエーズ符号化においては、データ・
・ビツトは電圧レベルの特定の変化により表わされる。
例えば、２進数零は増大する信号電圧により、又２進数
１は減少する信号電圧により統一的に表示される。一連
の２進数ｌ又は２進数零が記録される時、複数の２進数
１の間又は複数の２進数零の間に「フエーズ・ビツト」
を含む事が必要である。フエーズ・ビツトは、特定の磁
気記憶装置の操作を指令するのに用いられるコントロー
ラのデータ回復部分において可変周波数発振器とデータ
とを同期させるのに使用できる。この同期作用は、コン
トローラのデータ回復部分に、信号電圧レベルの変化が
実データを表示する時だけデータを読出させてその結果
他の場合に生じ得るノイズ電圧は遮弊され実データとし
て記録される事はない。データは「プロツク」として磁
気テープ・サブシステムにおいて記憶され、データの各
プロツクはプリアンブル部分、データ部分、およびポス
タンブル部分からなる。

プリアンブル部は、磁気テープ・サブシステムのコント
ローラのデータ回復部分における可変周波数発振器を同
期するのに使用される。この発振器は、更に、ノイズお
・よび他の妨害がエラー信号をデータ処理システムに導
人しない様に、テープ・サブシステムのコントローラに
パルスの中央付近で各データ・パルスをサンプル即ち読
出させるのに使用される。本文に記述される本発明の実
施態様によれば、磁気テープ・サブシステムは、各プリ
アンブル部分とポスタンブル部分が一連の８０パルスか
らなるデータを記憶しかつこれを検索する。プリアンブ
ル部分の８０パルスは、発振器が検出されるデータ・パ
ルスと正確に同期する様に発振器を調整するのに使用さ
れる。本発明のプリアンブル検出器は、磁気テープにデ
ータが書込まれたり読出される時にそのデータに先行す
るプリアンブルの存在を感知するために使用され、そし
て、データ部分の存在期間を示すためにプリアンブル部
分が検出されてある期間の後０Ｎの状態になりかつポス
タンブルの終りが検出された後同じ期間経過後０ＦＦ状
態になる出力信号を生成する。プリアンブル検物器によ
り生成される出力信号は、テープ・サブシステム・コン
トローラ内の例えば、データ信号からプリアンブル信号
を分離してデータ信号を取り出したり、ビツト落ちのよ
うなデータ信号の誤りを検知するための種々の制御機能
を実施するための他の回路により使用される。この様な
制御回路については、例えば、本発明と同じ譲受人に譲
渡された米国特許第３，８３２，６８４号を参照され度
い。公知の従来技術によるプリアンブル検出器について
は、本発明と同じ譲受人に譲渡された米国特許第３，８
１０，２３３号に記述され、この場合、出力信号はプリ
アンブルの検出後ある固定時間（例えば、ある一定数の
データ・パルス）経過後あらゆる場合に生成され、かつ
その出力信号はポスタンブルの終りの検出後同等な時間
の経過後に零に戻る。従来技術によるプリアンブル検出
器の動作は略々あらゆる状況の下で満足すべきものであ
るが、プリアンブルの検出と出力信号の生成との間の時
間遅れがデータ転送操作の性格に従つて変更可能である
プリアンブル検出器を得る事が望ましい。従つて、本発
明の目的はフエーズ符号化データのための改良されたプ
リアンブル検出器の提供にある。本発明の目的は、磁気
テープ・サブシステムにおける磁気テープに対し又はこ
れから転送されるフエーズ符号化データを検出するため
の改良されたプリアンブル検出器の提供にある。

本発明の別の目的は検出器によるフエーズズ符号化デー
タのプリアンブル部の最初の検出と出力信号の生成との
間の時間がデータ転送操作の種類によつて変更可能であ
る如き、フエーズ符号化データの存在を検出するための
プログラム可能プリアンブル検出器の提供にある。

本発明のこれ等およびこれ以外の目的は、本発明の望ま
しい実施態様により、マイクロプログラム可能な制御記
憶装置、制御記憶装置から受取るマイクロ命令を復号す
るためのデコーダ、データ・パルス検出器、３カウント
可逆カウンタ、２個のマルチカウント・４ビツト可逆カ
ウンタ、比較回路、およびラツチ回路を設ける事により
達成される。

特定のデータ転送操作、例えば「読出し」および「書込
み」操作に対応する適当なマイクロ命令は、制御記憶装
置に記憶でき、かつプリアンブルにおける初期パルスの
検出の後ラツチ回路から出力信号をトリガするための異
なる時間間隔を与える。あるデータ転送操作のための特
定のマイク口命令により指定されるパルス数が比較回路
に対する１入力として与えられ、いかなる時点でも受取
つた実際のデータのプリアンブル又はポスタンブルパル
ス数が比較回路に対する別の一連の入力として与えられ
る。比較回路が相等を表示する時、ラツチ回路は受取つ
た次のプリアンブル・パルスでセツトされ、所望の出力
信号を生成する。最初のプリアンブル・パルス検出とラ
ツチ回路のセツテイングとの間の間間に等しい期間にお
いてポスタンブル・パルスであつても良いデータパルス
の検出がもはや行われない時、ラツチ回路はりセツトさ
れて低い出力信号を生成する。本発明は、特に頭書の特
許請求の範囲において記述されている。

然し、本発明の他の特徴については、添付図面に関して
以下の詳細な記述を照合すれば更によく理解されよう。
第１図に示されたプリアンブル検出器は、複数個のＪＫ
フリツプフロツプ１１〜１４、複数個のインバータ２３
，２４、複数個のゲート、および１対の可逆カウンタ３
７，３８を含む。

ＪＫフリツプフロツプは、双安定状態のいずれか一方の
状態で動作し、かつこれに対するトリガ信号の印加と同
時に他方の安定状態に現動作状態から移転するようにな
つた回路である。一方の動作状態においては、このＪＫ
フリツプフロツプは２進数１（１状態）を表示し、他方
の状態においては２進数零（０状態）を表示する。フラ
ツプフロツプ記号、例えばフリツプフロツプ１１の左側
に入力する３本のリードは所望のトリガ信号を与える。
上のリード即ちＪリードはセツト信号を与え、下のリー
ド即ちＫり−ドはりセツト信号を与え、中心のリードは
トリガ信号を与える。Ｊリードにおけるセツト入力信号
が正でありかつＫリードにおけるりセツト信号が低い値
を有する時、もしフリツプフロツプが既に１状態でなけ
れば、Ｃリードのトリガ信号はこのフリツプフロツプを
ｌ状態に変更させる。リセツト信号が正でありかつセツ
ト信号が零である時、もしフリツプフロツプが既に零状
態でなければ、正のトリガ信号はフリツプフロツプをＯ
状態に反転させる。フリツプフロツプの底部に入力する
Ｒリードはりセツト信号を与える。零電圧がＲりードに
与えられる時、フリツプフロツプはＯ状態にりセツトし
てＪ．ＣおよびＫリードにおける信号の如何にか・わら
ず零の電圧がＲリードに維持される限り０状態に止まる
。フリツプフロツプの右側から出るＱ出力リードはフリ
ツプフロツプの「１」出力信号を与える。カウンタ３７
，３８は、数社から市販されている７４１９３シリーズ
のような同期４ビツト可逆カウンタである。

このカウンタの動作の詳細については、米国テキサス州
ダラス市のテキサス・インストルメンツ社により刊行さ
れた「設計技術者のための集積回路カタログ」第１版に
記述されている。前記７４１９３シリーズのカウンタは
、入カリードト５にパルスが与えられ入力リードＫ４に
正電圧が加えられる時カウントアツプする。この７４１
９３シリーズのカウンタは、入力リードＫ４にパルスが
加えられ入力リードＦＱ．５に正電圧が加えられる時カ
ウントダウルする。７４１９３シリーズのリード五２と
ＦＱ．６はカウンタの出入リードであり、リード１２は
桁上げ用リード、リード１３は借り （ＢＯｒｒＯｗ）
用リードである。

カウンタ３７と３８は、そのＲ入力端子における負電圧
ストローブによりプリセツトされる時全出力リードに１
を発生する。第１図に開示されるＮＡＮＤゲート３０，
３１，３３，４０および４１は、その入力リードに加え
られた入力論理信号に対する論理的ＮＡＮＤ機能を与え
る。

開示されたシステムにおいては２進数１が正の信号によ
り表示され、その入力リードに与えられた全ての入力信
号が正であり２進数ｌを示す時にの−みＮＡＮＤゲート
は２進数零を示す略々零の電圧信号を生じる。逆に、与
えられた入力信号の１つ以上のどれかが２進数零を示す
時、ＮＡＮＤゲートは２進数１を示す正の出力信号を与
える。各インバータ６ 〜 ９，２３，２４，３２，３
５，５０は、．これに与えられた入力信号に対する論理
的反転操作を行う。インバータは、与えられた入力信号
が２進数零を示す低い値を有する時２進数１を示す正の
出力信号を与える。逆に、このインバータは、入力信号
が２進数１を示す時、２進数零を示す出．力信号を与え
る。ＮＯＲゲート２９と３４は、両方の入力信号が２進
数零を示す時、２進数１を示す出力信号を生じる。これ
に与えられたいずれかの入力信号が２進数１を示す時は
、出力進号は２進数零を示す。本発明は、周辺制御装置
（ＰｅｒｉｐｈｅｒａｌｃＯｎｔｒＯ一１１Ｅｒ）中に
置かれ得るものである。

望ましい実施態様においては、本発明による装置は本発
明と同じ譲受人に譲渡された米国特許第３，７４２，４
５７号および同第３，７５３，２３６号に記述された型
式のマイクロ−プログラム可能な周辺制御装置（ＭＰＣ
）内に設置される。ＭＰＣ制御記憶装置２は、種々の型
式のデータ転送操作および周辺装置制御操作に対する特
殊なプログラムを提供するための組をなすフアームウエ
ア。マイクロ命令を含んでいる。デコーダ３は、個々の
マイクロ命令を復号し、複数個の制御信号Ｗ−Ｚの特定
の符号化に従つて、最初のデータ・パルスの検出と出力
信号のトリガ動作との間の特定の時間を表示する前記信
号Ｗ−Ｚを生成する。又デコーダ３は、その出力Ｗ−Ｚ
がデータ信号受信以前に読出し／書込みメモリー５に書
込まれる予め定められた特定の時点でストローブ・パル
ス＄を生成する。ＭＰＣ制御記憶装置２内の異なる特定
のマイクロ命令はデータ転送操作の種類に従つて、プリ
アンブルの最初のパルスの検出と出力信号の生成との間
の異なる時間的遅延を指定するために符号化されている
。

例えば、磁気テープ・サブシステムが「書込み」モード
において動作する時、テープに書込まれるべきデータは
、テープに記録されたデータにおいて一般に遭遇する種
類の歪を含まず、従つてテープ・サブシステムのコント
ローラのデータ回復部分における発振器はプリアンブル
のパルスとかなり迅速に同期できる事が予想される。従
つて、「書込みモード」においては、ＭＰＣ制御記憶装
置におけるフアームウエアは、プログラム可能エンベロ
ープ検出器からの出力を２９個のプリアソブル・パルス
の後生成させる様に符号化されている。他方において、
データ転送操作が「読出し」であり、データが磁気テー
プから磁気テープ・サブシステム・コントローラのデー
タ回復部分に転送されつ・ある時は、発振器はプリアン
ブル・プルスと同期するためにより長時間を必要とする
と考えられる。このためフアームウエアは６１個のプリ
アンブル・パルスが検出された後、プログラム可能プリ
アンブル検出器から出力信号を生成するように符号化さ
れる。また、例えばあるプリアンブルの終りの部分が何
かの理由で破壊された場合において実行される様な「再
読出し」操作においては、より少数のプリアンブル・パ
ルスを用いて、プリアンブル検出器の出力をトリガする
ことができる。読出し／書込みメモリー５は、並列イン
／並列アウト・１ビット読出し／書込みメモリーとして
動作する４ビツトＪＧ，．ＫＧ、ＤＣシフト・レジスタ
である。

これは、フエアチヤイルド社のシリーズ９３００の形態
で市販されている。読出し／書込みメモリー５は、デコ
ーダ３からその入力端子１０でストローブ・パルス＄を
受取る時、それぞれＷ〜Ｚ信号を部分３〜０に書込に、
新たな信号群Ｗ〜Ｚがクロツク・インされる迄、＄信号
が受取られた時点で信号Ｗ−Ｚが有した値に対応する出
力信号を部分３〜０から連続的に生成する。コンパレー
タ６０は、フエアチヤイルド社のシリーズ９３２４の如
き市販される５ビツトの比較回路である。

これは、２つの５ビツトの信号群を受取り、２つの５ビ
ツト信号群が相等しい時出力リード１４から正の出力信
号を生成する。ラツチ回路７０は、フリツプフレツプ１
１〜１４と同じＪＫフリツプフロップで、テキサス・イ
ンストルメンツ社のシリーズ７４Ｈ１０６として市販さ
れている。第１図に示したプリアンブル検出器の作用に
ついて、第２図に示された電圧波形に関連して以下に記
述する、第２図の波形Ａのデータ・パルスは第１図のプ
リアンブル検出器の信号入力端子１８に与えられ、波形
Ｂのタイミング即ちクロツク・パルスは信号入力端子１
９に与えられる。

波形Ｂのタイミング・パルスの周波数は、波形Ｃにおい
て示される如く２分周されて第１図の信号入力端子１７
に与えられる。負のりセツト信号が第１図の入力端子１
８においてデータ・パルスを受取る前に両方のカウンタ
３７，３８の出力リードからの電圧が高く、かつラツチ
回路７０の出力が低くなつている様に、可逆カウンタ３
７，３８とラツチ回路７０をプリセツトするため第１図
の信号入力端子２０に与えられる。第２図の波形Ａは、
２９個のプリアンブル・パルスを示し、後続する５１個
のプリアンブル・パルス、データパルス及びポスタンブ
ル・パルスは省略したデータ入力信号を表示する。波形
Ａは縁部検出回路（パルスの縁部を検出する。図示せず
）の出力を表示し、この回路は磁気テープに対しあるい
はこれから送出されるデータ信号の遷移毎に正の出力パ
ルスを生成する。前記縁部検出器の出力は、プリアンブ
ル検出器の端子１８に与えられる。もし例えばプリアン
ブルが一連の４０個のパルスからなるならば、前記縁部
検出回路は端子１８に該パルスの前後縁部に対応する一
連の８０個の正のパルスを供給する。ポスタンブル・パ
ルスの場合も同様である。波形Ｂは、入力端子１９へ与
えられる発振器からのタイミング・パルスを示す。同じ
発振器の信号は２分周されで波形Ｃとして信号入力端子
１７に与えられる。入力端子１８における波形の最初の
パルスの先縁部は、インバータ２３により反転されて、
時持ｔ１においてフリツプフロツプ１１と１２のりセツ
ト・り−ドに与えられる。

この最初のパルスは、フリツプフロツプ１１，１２のＱ
出力リードが口ーで、このためＮＯＲゲート２９に、第
２図に示した信号Ｄにおける電圧レベルの上昇により示
される如き正の出力電圧値を生じさせる様に、フリツプ
フロツプ１１，１２をりセツトする。ゲート２９からこ
の正の出力の電圧値は、波形Ａの最初のパルスの後縁部
がフリップフロツプ１３をセツトさせる様に、フリツプ
フロツプ１３と１４から負のりセツト電圧を除去する。
フリツプフロツプ１３がセツトされると、そのＱ出力リ
ードからの正の電圧はフリツプフロツプ１４のＪ入力側
およびＮＡＮＤゲート３０の上の入力リードに与えられ
る。フリツプフロツプ１４のＪ入力リードにおける正電
圧は、端子１８から次のパルス、でフリツプフロツプ１
４をセツトさせる。フリツプフロツプ１４のＫ入力リー
ドが接地されているため、フリツプフロツプ１４はりセ
ツトできず、セツト条態にラツチされる。この２番目の
パルスは又フリップフロツプ１３をりセツトする。入力
端子１８における３番目のパルスはフラツプフロツプ１
３をセツトさせて、Ｑ出力リードからの正電圧がＮＡＮ
Ｄゲート３０の上のリードに与えられる。この時、正電
圧がＮＡＮＤゲート３０の両入力リードに与えられ、第
２図の低い信号レベンに切換わる信号Ｅにより示される
様にＮＡＮＤゲート３０に出力リードに低い電圧値を生
じさせる様に、フリツプフロツプ１３と１４の両者がセ
ツトされる。この低い電圧値は、フリツプフロップ１３
のＫ入力リードに与えられ、その結果フリツプフロツプ
１３はりセツトできず、セツト条態にラツチされる。Ｎ
ＡＮＤゲート３０の低い出力電圧は、インバータ２４に
より反転されてＮＡＮＤゲート３１の下のリードに与え
られる。入力端子１８からの４番目の正のパルスおよび
後続のパルスは、使用可能の状態になつたゲート３１を
介してゲートされ、ＮＯＲゲート３４の上の入力リード
に与えられる。これらのパルスは又、インバータ３２に
より反転されてＮＡＮＤゲート４０の上のリードに与え
られる。ＮＡＮＤゲート３３は端子１９からの下の入カ
への各クロツク・パルス毎に負の電圧を出力し、前記負
電圧はＮＯＲゲート３４の下のリードに与えられる。

ＮＯＲゲート３４は、どちらの入力リードも負の電圧に
なる時、正の電圧値を生成し、この正の電圧値をラツチ
作用回路７０（７）Ｃ入力に与える。端子１９かわ受取
つた各クロツク・パルスに対してＮＡＮＤゲート３３に
より生成された負電圧は又インバータ３５により反転さ
れて、低電圧値としてＮＡＮＤゼート４１の上の入力側
に送出される。端子１８からのデータ・パルスの受取り
に先立つてラツチ作用回路がりセツトされたため、その
Ｑ出力は正の定常電圧であり、ＮＡＮＤゲート４０の下
の入力側に加えられる。４番目のデータ・パルスがＮＡ
ＮＤゲート３１の上のリードに送出されると、負の電圧
信号がＮＡＮＤゲート４０の上のりードに送られ、その
結果正電圧パルスを生じ、これをカウンタ３７の入力リ
ード５に与えてカウンタ３７を増進方向に１つの増分を
カウントさせる。

カウンタ３７と３８は最初そのＲ端子における負の電圧
パルスによりその各出力端子に正の電圧信号を生成する
ようにプリセツトされるので、カウンタ３７の１増分動
作は出力リード１２からカウンタ３８のカウント・アツ
プ入力リード５に対して桁上げ信号を生成する。従つて
カウンタ３８の出力は全て零となる。入力端子１８から
の後続の各データ・パルスはカウンタ３フをカウントア
ツプさせる。

カウンタ３７が１６個のパルスを受取ると、その４つの
出力端末７，６，２および３（第１図には７のみを表示
）は全てハイとなる。カウンタ３７に対する１７番目の
パルスと同時に、その４つの出力はローとなり、もう１
つの桁上げ信号がその桁上げ出力１２により生成される
。桁上げ信号はカウンタ３８のカウントアツプ入力５に
与えられ、この結果カウンタ３８の出力リード３にハイ
の信号を生成してカウント１を表示する。この信号はコ
ンパレータ６０のリードＡ２に対する１として送られる
。カウンタ３７は、端子１８からＮＡＮＤゲート４０ま
でを介してデータ・パルスがそのカウントアツプリード
５にゲートされる間カウントアツプされ続けて、１６カ
ウントの１サイクルを完了する毎にカウンタ３８のカウ
ントアツプ入力５に対する桁上げ出力を生成する。

コンパレータに対するＡ１〜Ａ。入力が特定のデータ・
パルスカウント （４パルスと８０パルスの間のどこか
）の表示に対応するＭＰＣ制御記憶装置２から復号され
たＢ，〜Ｂ，入力と相等する時、コンパレータ６０はそ
の出力リード１４からラツチ回路７０のＪ人力に対して
ハイ状態の信号を生成する。第２図に示される本発明の
作用例においては、入力Ｂ，〜Ｂ４は「書込み」操作に
対応する２８のカウントを表示する。端子１８で受取ら
れる２９番目のデータ信号は１つの「１」をＮＡＮＤゲ
ート３１とＮＯＲゲート３４を介してそのＣ入力に与え
る事によりラツチ回路７０をセツトし、ＱハイとＱ口ー
を生成させる。ラツチ７０（７）Ｑ出力からのハイの信
号は出子端子４５に送られる。ラツチ７０のＱからのロ
ー信号がＮＡＮＤゲート４０の下のリードに与えられ、
これにより一時的にこのゲートの出力をハイ状態に維持
するため、カウンタ３７と３８はこの時これ以上上昇カ
ウント動作をしない様禁止される。

ラツチ作用回路７０はカウンタ３７と３８がカウントダ
ウンされる迄ラツチされる。

データ・パルスが入力端子１８で引続き受取られる限り
、カウンタはカウントダウンせず、端子４５の出力電圧
は正の状態を維持する。この間、入力端子１８からのデ
ータ・パルスはフリツプフロツプ１１と１２をりセツト
状態に保持し、その結果人力端子１７のタイミング・パ
ルスはフリツプフロツプ１１と１２のセツテイング状態
に影響を及ぼさない。例えば第２図の時点Ｔｌ。

，における如く、パルスがもはや人力端子１８に受取ら
れなくなると、入力端子１７のパルスはフリツプフロツ
プ１１と１２をして下降カウントを開始させる。入力端
子１７の最初のパルスはフリツプフロツプ１１をセツト
させて、正の電圧をフリツプフロツプ１２のＪ入力カー
ドに与えさせる。フリツプフロツプ１２のＪ入力リード
の正の電圧およびＣ入力リードの２番目のパルスは、フ
リップフロツプ１２をセツトさせて正の電圧をゲート２
９の下のリードに生じさせる。フリツプフロツプ１２の
Ｋ入力リードが接地されているため、フリツプフロツプ
１２はりセツトできず、セツト状態にラツチされる。２
番目のパルスは又フリツプフロツプ１１をりセツトする
。

端子１７の３番目のパルスはフリップフロスプ１１を、
Ｑ出力リードからの正電圧がＮＯＲゲート２９の上のリ
ードに加えられる様にセツトさせる。この時、フリツプ
フロツプ１１と１２は相方共セツトされる、正電圧がＮ
ＯＲゲート２９の両方の入力リードに与えられて、ゲー
ト２９に低電圧値をフリツプフロツプ１１のＫ入カリ一
ドに与えさせてこれをセツト状態にタツチする。ＮＯＲ
ゲート２９からの口ー出力は又前記フリツプフロップ１
３及び１４にＮＡＮＤゲート３０の上と下の入力リード
に対するローＱ出力を生成させ、前記ＮＡＮＤゲートは
更にＮＡＮＤゲート３３の上の入力ゲートにハイの出力
を生成し同ゲート３３を可能化する。その後、端子１９
から受取つたクロツクパルスがゲート３３によりカウン
タ３７のカウントダウン入力４に対してゲートされて、
このカウントに下降方面へのカウント動作を開始させる
。カウンタ３７と３８が既に上昇カウントしたものと等
しい増分の数だけ下降カウントした時、カウンタ３８の
出カリード７はハイの信号を生成し、これがインバータ
５０により反転されてＮＡＮＤゲート４１の下の入力に
対して口一の信号として与えられ、こうしてこのゲート
によるこれ以上のカウントダウンパルスを禁止する。カ
ウンタ３８の出力リード７から生成されるハイの信号は
又ラツチ回路７０（１）Ｋ入力側にも与えられる。同回
路７０のＪ入力側がローのため同回路はりセツトし、出
力端子４５の出力電圧は口ーとなる。当業者にとつて明
らかな事は、開示されたプカグラム可能プリアンブル検
出器は多くの方法で変更でき、又本文に特に記述した望
はしい形態以外の多くの実施態様をとり得る事である。

従つて、本発明の主旨お・よび範囲内に該当する本発明
のあらゆる変更例は頭書の特許請求の範囲により包括さ
れるべきものとして意図されている。

【図面の簡単な説明】

第１図は本発明の望ましい実施態様の回路図、および第
２図は第１図の回路図の異なる部位における種々の波形
を示す図である。 ２・・・・・・ＭＰＣ（マイクロプログラム可能周辺装
置コントローラ）制御記憶装置、３・・・・・・デコー
ダ、５・・・・・・読出し／書込みメモリー ６〜９，
２３，２４，３２，３５，５０・・・・・・インバータ
、２９，３４・・・・・・ＮＯＲゲート、３０，３１，
３３，４０，４１・・・・・・ＮＡＮＤゲート、３７，
３８・・・・・・カウンタ、６０・・・・・・コンパレ
ータ、７０・・・・・・ラツチ回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数のデータ・パルスが後続する、予め定められた
   数のプリアンブル・パルスを検出するための、タイミン
   グ信号源と共に用いる装置であつて、異なる種類のデー
   タ転送操作を表わすように符号化された部分を有するマ
   イクロ命令を取り扱いかつ供給するための記憶装置２と
   、前記部分を受け取つて復号し、前記異なる操作に対応
   する異なる計数値を表わす第１の出力信号を供給するた
   めのデコーダ３と、前記第１の出力信号を受け取つてそ
   れによつて表わされた計数値の表示を記憶し、該記憶さ
   れた表示に対応する第２の出力信号を第１の組の出力線
   に供給するためのレジスタ５と、第１と第２の組の入力
   線の夫々で２組の信号を受け取つて、該２組の受け取ら
   れた信号が等しくなつた時にプリアンブル検出信号とし
   て第３の出力信号を供給するためのコンパレータ６０と
   、記憶された計数値を増加させるための入力線５と、前
   記記憶された計数値を表示する第２の組の出力線２、３
   、６、７とを有するカウンタ３７、３８と、前記プリア
   ンブルパルスと前記タイミング信号との同時発生に応答
   して第４の出力信号を発生するための手段１３、１４、
   ３０と、前記カウンタを増加可能とするために前記カウ
   ンタ入力線に前記第４の出力信号を接続するための接続
   手段４０と、及び、前記第１と第２の組の出力線を夫々
   前記第１と第２の組の入力線に接続するための手段と、
   から成るプリアンブル検出装置。 ２ 複数のデータ・パルスが後続する、予め定められた
   数のプリアンブル・パルスを検出するための、タイミン
   グ信号源と共に用いる装置であつて、異なる種類のデー
   タ転送操作を表わすように符号化された部分を有するマ
   イクロ命令を取り扱いかつ供給するための装置２と、前
   記部分を受け取つて復号し、前記異なる操作に対応する
   異なる計数値を表わす第１の出力信号を供給するための
   デコーダ３と、前記第１の出力信号を受け取つてそれに
   よつて表わされた計数値の表示を記憶し、該記憶された
   表示に対応する第２の出力信号を第１の組の出力線に供
   給するためのレジスタ５と、第１と第２の組の入力線の
   夫々で２組の信号を受け取つて、該２組の受け取られた
   信号が等しくなつた時にプリアンブル検出信号として第
   ３の出力信号を供給するためのコンパレータ６０と、記
   憶された計数値を増加させるための第１の入力線５と減
   少させるための第２の入力線４と、前記記憶された計数
   値を表示する第２の組の出力線２、３、６、６とを有す
   る可逆カウンタ３７、３８と、前記プリアンブルパルス
   と前記タイミング信号との同時発生に応答して第４の出
   力信号を発生するための第１の手段１３、１４、３０と
   、前記パルスが生じない時前記タイミング信号に応答し
   て第５の出力信号を供給するための第２の手段１１、１
   ２、２９、３３と、前記カウンタを増加可能とするため
   に前記カウンタの第１の入力線に前記第４の出力信号を
   接続するための第１の接続手段４０と、前記カウンタを
   減少可能とするために前記カウンタの第２の入力線に前
   記第５の出力信号を接続するための第２の接続手段４１
   と、及び前記第１と第２の組の出力線を夫々前記第１と
   第２の組の入力線に接続するための手段と、から成るプ
   リアンプル検出装置。 ３ 特許請求の範囲第２項記載の装置において、前記第
   １の接続手段が更に、該手段を不可能化するために前記
   第３の出力信号に応答する手段７０を含むことを特徴と
   するプリアンブル検出装置。