JPH01129322A

JPH01129322A - Ｆｉｆｏバツフア・コントローラ

Info

Publication number: JPH01129322A
Application number: JP63253938A
Authority: JP
Inventors: Youssef A Geadah; ヨウセフ・アルフレツド・ゲアダ; Martin C Lefebvre; マルタン・クロード・ルフエーブル
Original assignee: Northern Telecom Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1987-10-14
Filing date: 1988-10-11
Publication date: 1989-05-22
Also published as: US4873667A; CN1012395B; CA1286420C; KR890007285A; EP0312238A3; CN1035381A; EP0312238A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、一般に、ＦＩＦＯ（先入れ先出し）メモリに
関し、そしてさらに具体的には、ＦＩＦＯメモリのため
の制御回路に関する。

従来技術及びその問題点ＦＩＦ○メモリが、非常に公知である。ＦＩＦＯメモリ
の１つの形式は、制御回路に関連したランダム・アクセ
ス・メモリ（ＲＡＭ）を含む。制御回路は、データのＲ
ＡＭへの書き込みとデータのＲＡＭからの読み出しを制
御するために使用される。

そのようなＦＩＦＯシステムは、注目される次の米国特
許によって例示される。１９８６年ＩＯ月７日日付のＡ
、Ｈｅ１ｅｎ他による米国特許第４．６１６．３３８号
、１９８６年５月２７日日付のＡ　、　Ｈｕａｎｇ他に
よる米国特許第４．５９２．０１９号、１９８４年２月
２１日日付のＳ、Ｔｏｒｉｉ他による米国特許第４．４
３３．３９４号、１９７９年７月３１日日付のＳ　、　
Ｓ　ｕｚｕｋｉ他による米国特許第４．１６３．２９１
号、１９７１年８月２４日日付の１（、Ｊ　、　Ｇｒａ
ｙ他による米国特許第３．６０１．８０９号である。　
これらの現存のＦＩＦＯメモリに関する１つの欠点は、
それらが比較的大きくかつ複雑なアップ／ダウン・カウ
ンターを使用することである。

問題を解決するための手段本発明は、先行技術に類似し、２つのカウンターを有す
るが、さらに各カウンターにおいて特別なビ／トを使用
し、適切な論理回路構成で使用された時、ＦＩＦＯに対
する状態（又は制御）信号、即ち空又はフル、を生成す
る。本発明は、アップ／ダウン・カウンターと関連複雑
性を取り除く。

言い換えれば、本発明は、アドレス情報をＦＩＦＯメモ
リ手段に提供するためのＦＩＦＯ（先入れ先出し）メモ
リ回路のための制御回路であり、制御回路は、第１バイ
ナリ信号を提供するための第１手段と、第２バイナリ信
号を提供するための第２手段と、第１信号の最上位ビッ
トを第２信号の最上位ヒツトと比較し、そして比較を指
示する第１制御信号を生成するための第１比較器手段と
、最上位ビットよりも小さな第１信号のビットを最上位
ビットよりも小さな該第２信号のビットと比較し、そし
て比較を指示する第２制御信号を生成するための第２比
較器手段と、フル又は非フルのメモリ回路のインジケー
タ信号を生成するｔ；めに、第１制御信号と第２制御信
号に応答する論理手段とを具備する。

さらに言い換えれば、本発明は、ＦＩＦＯ（先入れ先出
し）メモリ回路のための制御回路であり、制御回路は、
第１信号を提供するための第１カウンタ手段と、第２信号を提供するための第２カウンタ手段と、第１信
号と第２信号の両方を受信し、かつその出力として第１
又は第２信号のいづれかを選択するｔ；めのマルチプレ
クサ手段と、第１信号の最上位ビットを第２信号の最上位ビットと比
較し、そして比較を指示する第１制御信号を生成するた
めの第１比較器手段と、最上位ビットよりも小さな第１信号のビットを最上位ヒ
ントよりも小さな第２信号のビットと比較し、そして比
較を指示する第２制御信号を生成するための第２比較器
手段と、メモリ回路が空又は非空であることを指示する第１イン
ジケータ信号と、メモリ回路がフル又は非フルであるこ
とを指示する第２インジケータ信号の両方を生成するた
めに、第１制御信号と第２制御信号に応答する論理手段
とを具備する。

実施例発明は、今、添付の図面を参照してさらＩこ詳細に記載
される。この場合幾つかの図面の各々における同様な番
号は、同一参照文字によって識別される。

第１図は、公知の技術により構成されたＦＩＦＯメモリ
回路ｌＯを単純化形式において示す。回路１０は、ＦＩ
ＦＯ制御回路１１とＦＩＦＯメモリ１２を含む。ＦＩＦ
ＯメモリＩ２は、データ入力ポート１３と、データ出力
ポート１４と、アドレス・ボート１６とを有するランダ
ム・アクセス・メモリ（ＲＡＭ）である。

ＦｉＦＯ制御回路１１は、アップ、カウンター１７と、
アップ・カウンター１８と、マルチプレクサ１９と、ア
ップ／ダウン・カウンター２ｏとを含み、第１図に示さ
れた如く、相互連結される。

カウンター１７と１８は、示された如く、クロック信号
Ａによって計時される。アップ・カウンター１７は、示
された如く、ライト・イネーブル入力Ｅを有し、そして
アップ・カウンター１８は、示された如く、リード・イ
ネーブル入力Ｅを有する。バス２２におけるカウンター
１８の出力は、マルチプレクサ１９の入力ポートＡｉ：
［用される。

バス２３におけるカウンター１７の出力は、マルチプレ
クサ１９の入力ポートＢに適用される。マルチプレクサ
１９の出力ポートＣは、制御ポート２１における制御信
号によって選択された時、入カポ−１−Ａ又は入力ボー
トＢのいづれかの信号をバス２４に適用する。アップ・
カウンター１７は、モデル７４Ｆ１６３であり、アップ
・カウンター１８は、モデル７４Ｆ１６３であり、マル
チプレクサ１９は、モデル７４Ｆ１５７であり、そして
アップ／ダウン・カウンター２０は、モデル７４Ｆ１９
９である。

ＦＩＦＯメモリ回路１０の初期状態がＲＡＭ１２に記憶
データなしであり、カウンター１７と１８が、ゼロ出力
、そしてカウンター２０が、出力０においてＲＡＭ１２
が空であることを指示する（即ち、出力０はゼロである
）と仮定する。データは、ＲＡＭ１２に記憶されると仮
定する。イネーブル信号（即ち、論理ｌ）がカウンター
１７のＥ入力に適用される間、データは、ＲＡＭ１２の
入力ボート１３にシーケンシャルに適用される。

カウンター１７は、カウントを増大させ、バス２３によ
りマルチプレクサ１９に適用される。マルチプレクサ１
９の制御入力２１に適用された制御信号は、マルチプレ
クサ１９の入力ポートＢをマルチプレクサ１９の出力ポ
ートＣに結合させ、そしてこうしてバ・ス２４と、それ
からＲＡＭ１２のアドレス・ポート１６に結合させる。

結果として、入力ポート１３に適用されたデータは、Ｒ
ＡＭ１２におけるシーケンシャルな位置に記憶され、そ
れらのアドレスは、カウンター１７によって決定される
。

記憶されるデータの総てが今、ＲＡＭ１２に記憶され、
そしてその総て又は幾らかを検索したい（即ち、ＲＡＭ
１２から読み出し）と仮定する。

リード・イネーブル信号（即ち、論理１）が、アップ・
カウンター１８のＥ入力に適用される。カウンター１８
は、カウントを増大させ、バス２２によりマルチプレク
サ１９に適用される。マルチプレクサ１９の制御入力２
１に適用される制御信号は、マルチプレクサ１９の入力
ポートＡをマルチプレクサ１９の出力ポートＣに結合さ
せ、そしてこうしてバス２４と、それからＲＡＭ１２の
アドレス・ポート１６に結合させる。結果どして、連続
アドレスが、ＲＡＭ１２に適用され、そしてアドレス指
定ロケーションに記憶されたデータは、代わってＲＡＭ
１２のデータ出力ポート１４に適用される。

アップ／ダウン・カウンター２０は、ＲＡＭ１２の状態
、即ち、ＲＡＭ１２がフルか、空か、又はそれらの間の
どこかであるか、を追跡するために使用される。カウン
ター１７の入力Ｅからのライト・イネーブル信号は、カ
ウンター２０のアップ入力端子Ｕに適用される（ここで
適用された信号は、カウンター２０にカウントを増大さ
せる、即ち、カウント・アップ）。カウンター１８の入
力Ｅからのリード・イネーブル信号は、カウンター２０
のダウン入力端子りに適用される（ここで適用された信
号は、カウンター２０にカウントを減少させる、即ち、
カウント・ダウン）。カウンター２０の出力端子０は、
ＲＡＭ１２の状態を指示するカウント（即ち、数字）を
保持する。言い換えれば、ＲＡＭ１２が空であるならば
、出力０は、ゼロである。ＲＡＭ１２がフルであるなら
ば、出力０は、この例に対してＦＦＦ（１６進）である
。０とＦＦＦ　（１６進）の間の番号は、ＲＡＭ１２が
フルである測度を指示する。数字が大きいほど、ＲＡＭ
１２はよりフルである。

これは、もちろん、ＲＡＭ１２が空であった時、カウン
ター２０がゼロで開始しｔ；という事実の結果である。

データが、（カウンター１７によってアドレス指定され
た如＜）ＲＡＭ１２に記憶された時、カウンター２０は
カウント・アップする。

データが、（カウンター１８によってアドレス指定され
た如＜）ＲＡＭ１２から検索（読み出し）されｌ；時、
カウンター２０は、カウント・ダウンする。

第２図は、本発明により構成されたＦＩＦＯメモリ回路
１１００１つの好ましい実施態様を単純化形式において
示す。回路１１０は、ＦＩＦ○制御回路１１１とＦＩＦ
○メモリ１１２を含む。ＦＩＦＯメモリ１１２は、ラン
ダム・アクセス・メモリ（ＲＡＭ）であり、データ入力
ボート１１３と、データ出力ポート１１４と、アドレス
・ボート１１６を有する。

ＦＩＦ○制御回路Ｉｌｌは、ライト・カウンター１１７
（例えば、アップ・カウンター、モデル７４Ｆ１６３）
、リード・カウンター１１８（例えば、アップ・カウン
ター、モデル７４Ｆ１６３）、マルチプレクサ１１９（
モデル７４Ｆ１５７）、比較器１２６（モデル７４６８
８）、及び比較器１２７（モデル７４６８８）を含み、
第２図に示された如く相互連結される。

カウンター１１７と１１８は、示された如く、クロ７り
信号Ａ　（４，０９６ＭＨｚ）によって計時される。カ
ウンター１１７と１１８は共通りロックＡによって計時
されて示されるが、それらは、２つの異なるクロックに
よって計時されることに注意せよ。しかし、制御（例え
ば、セットアツプ時間）の容易さのために、カウンター
１１７と１１８は、共通りロック（例えば、ＡとＡ）か
ら２つの１８０度位相外れ信号によって計時されること
が好ましい。ライト・カウンター１１７は、示された如
く、ライト・イネーブル入力Ｅを有し、そしてリード・
カウンター１１８は、示された如く゛、リード・イネー
ブル入力Ｅを有する。最上位又はオーバーフロー・ビッ
トＭＳＢよりも小さなカウンター１１８の出力は、バス
１２２により、マルチプレクサ１１９の入力ポートＡと
比較器１２７の入力ポートＡの両方に適用される。最上
位又はオーバーフロー・ビットＭＳＢよりも小さなカウ
ンター１１７の出力は、バス１２３により、マルチプレ
クサ１１９の入力ポートＢと比較器１２７の入力ポート
Ｂの両方に適用される。ｎビットがＲＡＭ１１２をアド
レス指定するために必要とされるならば、カウンター１
１７は、（ｎ＋１）ビット・カウンターであり、そして
カウンター１１８もまＩ；、（ｎ＋１）ビット・カウン
ターであることに注意せよ。

マルチプレクサ１１９の出力ポートＣは、制御ポー１−
１２１における制御信号によって選択された如く、入力
ボートＡ又は入力ポートＢのいづれかからの信号をバス
１２４に適用する。

カウンター１１７の最上位ビットＭＳＢは、リード線１
３１により、比較器１２６の入力ＩＮＩに適用されるこ
とに注意せよ。また、カウンター１１８の最上位ＭＳＢ
は、リード線１３２により、比較器１２６の入力ＩＮ２
に適用される。比較器１２６は、−のラベルの付いた出
力を有する。比較器１２６の２つの入力が同一（即ち、
両方論理０又は論理ｌ）であるならば、比較器１２６の
出力−（即ち、出力信号１２５）は、論理ｌである。

比較ｕ　ｌ　２６の２つの入力が同一でないならば、比
較器１２６の出力−（即ち、出力信号１２５）は、論理
０である。出力信号１２５は、インバーター１２８に適
用され、その出力は、出力信号１２９である。

出力信号１２５と１２９は、第２図に示された如く、そ
れぞれ、ＡＮＤゲート１３３と１３４に適用される。Ａ
ＮＤゲート１３３と１３４の他の入力は、第２図に示さ
れた如く、比較器１２７の出力ポート１３７からの出力
信号１３６である。

比較器１２７の入力ポートＡに適用された信号が、比較
器１２７の入力ポートＢに適用された信号に等しい時、
ボート１３７における出力信号１３６は、論理ｌである
。そうでなければ、出力信号１３６は、論理０である。

ＦＩＦＯメモリ回路１１０の初期状態がＲＡＭ１１２に
記憶データなしであり、そしてカウンター１１７と１１
８が、ゼロ出力を有すると仮定する。結果として、リー
ド線１３１と１３２における信号は、同一（両方論理Ｏ
）であり、そして出力−における比較器１２６の出力（
即ち、信号１２５）は、論理０である。同様に、比較器
１２７のそれぞれ入力ＡとＢに適用されｔ；バス１２２
と１２３における信号は、同一であり、そして比較器１
２７からの出力信号１３６は、論理ｌ信号である。

結果として、ＡＮＤゲート１３３の出力、即ち、空指示
、は論理ｌ信号である。ＡＮＤゲート１３４の出力、即
ちフル指示、は論理Ｏ信号である。　データは、ＲＡＭ
１１２に記憶されると仮定する。データは、イネーブル
信号（即ち、論理ｌ）がカウンター１１７のＥ入力に適
用される間、ＲＡＭ１１２の入力ポート１１３にシーケ
ンシャルに適用される。カウンター１１７は、カウント
を増大させ、バス１２３によりマルチプレクサ１１９に
適用される。マルチプレクサ１１９の制御人力１２１に
適用された制御信号は、マルチプレクサ１１９の入力ポ
ートＢをマルチプレクサ１１９の出力ポートＣに結合さ
せ、そしてこうしてバス１２４と、それからＲＡＭ１１
２のアドレス・ポート１１６に結合させる。結果として
、入力ポート１１３に適用されたデータは、ＲＡＭ１１
２におけるシーケンシャルなロケーションに記憶され、
そのアドレスは、カウンター１１７によって決定される
。

カウンター１１７がカウントを増大させる時、バス１２
３における信号は、もはやバス１２２における信号に等
しくはなく、そして結果として、比較器１２７からの出
力信号１３６は、論理０信号に変化する。これは、ＡＮ
Ｄゲート１３３の出力が、論理０信号になり、そしてＡ
ＮＤゲート１３４の出力は論理０信号にとどまるという
結果を有する。比較器１２６の出力は、まだ変化しない
ことに１主意せよ。

ＲＡＭ１１２は、カウンター１１７が停止され、かつカ
ウンター１１８がＲＡＭ１１２からデータの読み出しを
開始するためにイネーブルされる時、単に部分的に満た
される（例えば、ＩＫ）とする。

ＡＮＤゲート１３３と１３４の出力状態は、カウンター
１１８の出力が、カウンター１１７の内容に等しくなる
まで、不変のままである（即ち、それぞれ、論理ＯとＯ
である）。その時点において、比較器１２７からの出力
信号１３６は、論理ｌになり、そして結果として、ＡＮ
Ｄゲート１３３の出力は、論理ｌであり、そしてＡＮＤ
ゲート１３４の出力は、論理０のままである。これは、
（カウンター１１７の制御の下で）ＲＡＭ】１２に記憶
された総てが、（カウンター１１８の制御の下で）ＲＡ
Ｍｌ１２から検索されたために、ＲＡＭ１１２が空であ
ることを指示する。

今、さらに多くのデータがＲＡＭ１１２に記憶されると
する。前の如く、データは、イネーブル信号（即ち、論
理ｌ）がカウンター１１７のＥ入力に適用される間、Ｒ
ＡＭ１１２の入力ポート１１３にシーケンシャルに適用
される。カウンター１１７は、カウントを増大させ、バ
ス１２３によりマルチプレクサ１１９に適用される。マ
ルチプレクサ１１９の制御入力１２１　ｉ：適用された
制御信号は、マルチプレクサ１１９のλカボートＢをマ
ルチプレクサ１１９の出力ポートＣに結合させ、そして
こうして、バス１２４と、それからＲＡＭ１１２のアド
レス・ポート１１６に結合させる。結果として、入力ポ
ート１１３に適用されたデータは、ＲＡＭ１１２におけ
るシーケンシャルなロケーションに記憶され、そのアド
レスは、カウンター１１７によって決定される。

カウンター１１７がカウントを増大させる時、バス１２
３における信号は、もはやバス１２２における信号に等
しくなく、そして結果として、比較器１２７かもの出力
信号１３６は、論理Ｏ信号に変化する。これは、ＡＮＤ
ゲート１３３の出力が、論理０信号になり、そしてＡＮ
Ｄゲート１３４の出力が論理０信号にとどまるという結
果を有する。これは、ＲＡＭ１２２が、空でもフルでも
ないことを指示する。比較器１２６の出力はまだ変化し
ていないことに注意せよ。

カウンター１１７か、カウントを増大し続け、そしてＭ
　Ｓ　Ｂが論理０であり、かつ残りのビットが総て論理
１である状況に達したとする。言い換えれば、バス１２
３は、ＲＡＭ１１２に対する最高位の可能なアドレスを
保持している（カウンターｉ　１７は、ＲＡＭ１１２を
アドレス指定するために必要とされた以外に１つの特別
なビットを有する、即ち、ｎビットがＲＡＭ１．１２を
アドレス指定するために必要とされるならば、カウンタ
ー１１７は、ｎ＋１ビットを有する）。次のクロック・
パルスにおいて、カウンター１１７は、最上位ビットＭ
ＳＢにおいて論理１１１に変化し、そしてビットの残り
は、総て論理０である。

これは、比較器１２７の出力信号１３６が論理０にとど
まり（即ち、ポートＡとＢにおける入力は等しくない）
、そして比較器１２６の出力は、論理０になるｔ；めに
変化するという結果になる。

これは、ＡＮＤゲート１３３が、両方の入力において論
理０を有しく結果として出力において論理０）、そして
ＡＮＤゲート１３４は、２つの入力において論理０と論
理ｌの両方を有する（結果として出力において論理０）
ことを意味する。こう（７て、ＡＮＤゲート１３３と１
３４の出力は、ＲＡＭ１１２がフルでも空でもないこと
を指示し続ける。

カウンター１１７がカウントを増大し続ける時、それは
、バス１２３における出力がバス１２２におけるカウン
ター１１８の出力に等しい状況に達する。その時点にお
いて、比較器１２７からの出力信号１３６は、論理１に
なる。これは、ＡＮＤゲート１３３の出力が論理０にと
どまり、そしてＡＮＤゲート１３４の出力が、（両方の
入力が今論理【であるために）ＲＡＭｌ１２がフルであ
ることを指示する論理ｌになるという結果になる。

第３図は、ＦＩＦＯメモリ回路２１０を単純化形式にお
いて示す。回路２１０は、ＦＩＦＯ制御回路２１１とＦ
ＩＦＯメモリ２１２を含む。Ｆ■ＦＯメモリ２１２は、
ランダム・アクセス・メモリ（ＲＡＭ）であり、データ
入力ポート２１３、データ出力ポート２１４、及びアド
レス・ポート２１６を有する。

ＦＩＦＯ制御回路２１１は、ライト・カウンター２１７
（例えば、アップ・カウンター、モデル７４Ｆ１６３）
、リード・カウンター２１８（例えば、アップ・カウン
ター、モデル７４Ｆ１６３）、マルチプレクサ２１９（
モデル７４Ｆ１５７）、比較器２４１（モデル７４６８
８）、比較器２４８（モデル７４６８８）、比較器（モ
デル７４６８８）、ライト・レジスター２４３、及びリ
ード・レジスター２４４を含み、第３図に示された如く
総て相互連結される。

カウンター２１７と２１８は、示されｔ；如く、クロッ
ク信号Ａによって計時される。ライト・カウンター２１
７は、示された如く、ライト・イネーブル入力Ｅを有し
、そしてリード・カウンター２１８は、示された如く、
リード・イネーブル入力Ｅを有する。最上位又はオーバ
ーフロー・ビットＭＳＢを含むカウンター２１８の出力
は、マルチプレクサ２１９の入カポートＡルジスター２
４４、及び比較器２４−１の入カポ−１−Ａに、バス２
２２により適用される（ＭＳＢは、マルチプレクサ２１
９又はＲＡＭ２１２によって必要とされないことに注意
せよ）。最上位又はオーバー７０−・ビットＭＳＢを含
むカウンター２１７の出力は、マルチプレクサ２４２の
入カポートＢ、レジスター２４３、及び比較器２４２の
入力ポートＢに、バス２２３により適用される（ＭＳＢ
は、マルチプレクサ２１９又はＲＡＭ２１２によって必
要とされないことに注意せよ）。

マルチプレクサ２１９の出力ポートＣは、制御ポート２
２１における制御信号によって選択された如く、入カポ
−１−Ａ又は入力ポートＢのいづれかからの信号をバス
２２４に適用する。

レジスター２４３と２４４は、それぞれ、単一事象クロ
ックＢと単一事象クロックＣによって計時される。単一
事象クロックＢは、ライト・カウンター２１７が増大を
停止した時（即ち、書き込みが終了された時）発生する
パルスであり、そしてカウンター２１８によって濡せら
れｔ二最終カウントが、リード・レジスター２４４に記
憶される。

第３図のＦＩＦＯメモリ回路２１０は、「メンセージ」
モードにおいて動作することに注意せよ。

即ち、レジスター２４３と２４４に記憶された値は、そ
れぞれ書き込み又は読み出しが完了されるまで更新され
ないという事実のために、状態変化（即ち、フル又は空
）がインジケーターにおいて反映される前に、多増分が
必要とされる。言い換えれば、完全な「メソセージ」は
、状態変化が行われる前に、書き込み又は読み出されな
ければならない。

第３図の実施態様における１つの比較は、フル条件を指
示するために、比較器２４２により、ライト・カウンタ
ー２１７とリード・カウンター２４４の間で行われる。

別の比較は、空条件を指示するために、比較器２４１１
こより、リード・カウンター２１８とライト・レジスタ
ー２４３の間で行われる。

さらに詳細には、ライト・レジスター２４３の内容は、
比較器２４１のＢ入力に適用され、−方リード・カウン
ター２１８の出力は、比較器２４１の六入力に適用され
る。比較器２４１のＡとＢ入力に８ける信号が、両方同
一（即ち、等しい）ならば、比較器２４１からの出力信
号２４６は、論理ｌ信号である。そうでなければ、論理
０信号である。

類似の方法により、第３図に示された如く、リード・レ
ジスター２４４の内容は、比較器２５１と２４８の六入
力に適用され、一方ライト・カウンター２１７の出力は
、比較器２５１と２４８のＢ入力に適用される。比較器
２４８は、最上位ピッｌ−（ＭＳＢ）を比較し、一方比
較器２５１は、各信号の残りのビットを比較することに
注意せよ。

比較器２４８のＡとＢ入力における信号が等しいならば
、比較器２４８からの出力信号２４９は、論理Ｏ＠号で
ある。そうでなければ、論理１信号である。比較器２５
１のＡとＢ入力における信号が、等しいならば、比較器
２５１の一出力からの出力信号２５２は、論理ｌ信号で
ある。そうでなければ、論理０信号である。

信号２４９と２５２は、示された如く、ＡＮＤゲート２
５３に適用される。ＡＮＤゲート２５３の出力は、茅３
図に示された如く、信号２４７である（これは、もちろ
ん比較器２４２の出力である）。

ＦＩＦＯメモリ回路２１０の初期状態がＲＡＭ２１２に
記憶データなしで、カウンター２１７と２１８が、各々
ゼロ出力を有し、そしてレジスター２４３と２４４が、
各々ゼロに等しい内容を有すると仮定する。結果として
、比較器２４１の入力ＡとＢにおける信号は、同一（両
方共論理０）であり、そして比較器２４１からの出力信
号２４６は、（空を指示する）論理ｌ信号である。

同様に、比較器２４８の入力ＡとＢにおける信号は、同
一（両方共論理０）であり、そして比較器２５１の入力
ＡとＢにおける信号も、同一（総て論理Ｏ）である。結
果として、比較器２４８からの出力信号２４９は、論理
０信号であり、そして比較器２５１からの出力信号２５
２は、論理ｌ信号である。結果として、比較器２４２か
らの出力信号２４７は、（非フルを指示する）論理０信
号である。

データが、ＲＡＭ２１２に記憶されると仮定する。デー
タは、イネーブル信号（即ち、論理ｌ）がカウンター２
１７のＥ入力に適用される間、ＲＡＭ２１２の入力ボー
ト２１３に・／−ケンシャルに適用される。カウンター
２１７は、カウントを増大させ、バス２２３によりマル
チプレクサ２１９に適用される。マルチプレクサ２１９
の制御入力２２１ｉ：：適用された制御信号は、マルチ
プレクサ２１９のλカポートＢをマルチプレクサ２１９
の出力ポートＣに結合させ、そしてこうしてバス２２４
と、それからＲＡＭ２１２のアドレス・ポート２１６に
結合させる。結果として、入力ポート２１３に適用され
たデータは、ＲＡＭ２１２におけるシーケンシャルなロ
ケーションに記憶され、そのアドレスは、カウンター２
１７によって決定される。

カウンター２１７がカウントを増大させる時、比較器２
５１のＢ入力における信号は、もはや比較器２５１の六
入力における信号に等しくない。

カウントが非常に高くなる（即ち、最上位ビットが論理
１になる）まで、比較器２４８からの出力信号２４９は
、論理０にとどまり、そして（−旦カウンター２１７が
カウントを開始するならば、比較器２５１のＡとＢ入力
における信号は異なるために）比較器２５１からの出力
（ｏ号２５２は、論理Ｏになる。結果として、ＡＮＤゲ
ー１−２５３は、入力に対して２つの論理Ｏ信号を有し
、そして出力信号２４７は、非フルを指示する論理Ｏの
ままである。

これが発生する間、カウンター２１８は、なおゼロにお
り、そしてレジスター２４３はまた、ゼロにいる。結果
として、比較器２４１のＡとＢ入力に適用された信号は
、変化せず、そしてなお等しい（即ち、両方共ゼロ）。

結果として、出力信号２４６は、空を指示する論理ｌ信
号のままである。

カウンター２１７が停止される時、ＲＡＭ２１２は単に
部分的に満たされる（例えば、ｌＫ）とする。その時点
において、レジスター２４３は、単一事象クロックＢに
よって計時され、そしてバス２２３における信号（即ち
、カウンター２１７によって到達されたカウント）が、
レジスター２４３に記憶される。これが発生する時、比
較器２４１のＡとＢ入力は、もはや等しい信号を保持せ
ず、そして比較器２４１からの出力信号２４６は、非空
を指示する論理０信号になる。比較器２４２からの出力
信号２４７は、非フルを指示する論理０において不変の
ままである。

今、カウンター２１８は、ＲＡＭ２１２からのデータの
読み出しを開始するためにイネーブルされると仮定する
。出力信号２４７は、比較器２４２への入力信号がまだ
変化していないために、変化しない。出力信号２４６は
、カウンター２１８の出力がラッチ２４３の内容に等し
くなるまで、（論理Ｏにおいて）不変のままである。そ
の時点において、比較器２４１への２つの入力は等しく
、そして出力信号２４６は、ＲＡＭ２１２が空であるこ
とを指示する論理ｌ信号になる。

カウンター２１８が停止される時に、レジスター２４４
は、単一事象クロックＣによって計時され、そしてバス
２２２における信号（即ち、カウンター２１８によって
到達されたカウント）は、レジスター２４４に記憶され
る。これが発生する時、比較器２５１のＡとＢ入力は、
等しい信号を保持し、そして比較器２４２からの出力信
号２４７は、非フルを指示する論理０のままである。

今、さらに多くのデータがＲＡＭ２１２に記憶されると
する。前の如く、データは、イネーブル信号（即ち、論
理））がカウンター２１７のＥ入力に適用される間、Ｒ
ＡＭ２１２の入力ポート２１３にシーケンシャルに適用
される。カウンター２１７は、カウントを増大させ、バ
ス２２３によりマルチプレクサ２１９に適用される。マ
ルチプレクサ２１９の制御入力２２１に適用されｔ；制
御信号は、マルチプレクサ２１９の入力ポートＢをマル
チプレクサ２１９の出力ボートＣに結合させ、そしてこ
うしてバス２２４と、それからＲＡＭ２１２のアドレス
・ボート２１６に糸吉合させる。

結果と１１．て、入力ボート２１３に適用されたデータ
は、ＲＡＭ２１２におけるジ−ケンシャ′しなロケ−１
−Ｊンに記憶され、そのアドレスは、カウンター２１７
によって決定される。

カウンター２１７がカウントを増大する時、比較器２４
１に適用された信号は、（まだ）変化せず、そして出力
信号２４６は、ＲＡＭ２１２が空であることを指示する
論理１のままである。

カウンター２１７がカウントを増大させる時、比較器２
５１のＢ入力に適用された信号は、変化する。比較器２
５１めへ入力に適用された信号は、同一（即ち、レジス
ター２４４の内容）のままである。結果として、出力信
号２４７は、非フルを指示する論理０信号である。

カウンター２１７がカウントを増大させ続け、そしてＭ
ＳＢが論理０であり、かつ残りのビットが総て論理ｌで
ある状況に達したとする。言い換えれば、バス２２３は
、ＲＡＭ２１２に対する最高位の可能なアドレスを保持
する（カウンター２１７は、ＲＡＭ２１２をアドレス指
定するために必要とされた以外に１つ特別なビットを有
することを思い出せ。即ち、ｎビットがＲＡ　Ｍ　２１
２をアドレス指定するために必要とされろならば、カウ
ンター２１７は、ｎ＋１ビットを有する）。

次のクロック・パルスにおいて、カウンター２１７は、
最上位ビットＭＳ已において論理ｌに変化し、そして残
りのビットは、総て論理０である。

これは、比較器２４８のＢとへ入力か、それぞれ論理１
と論理０になるという結果となる。結果として、比較器
２４８からの出力信号２４９は、論理ｌ信号である。比
較器２５１のＢ入力は、総て論理０であり、そしてへ入
力は、バイナリにおいてＩＫである。結果として、比較
器２５１からの出力信号２５２は、論理Ｏ信号（非等価
入力）である。これは、ＡＮＤゲート２５３における入
力は、論理ｌと論理Ｏであり、出力信号２４７は、非フ
ルを指示する論理０であるという結果を有することを意
味する。

カウンター２１７が、カウントを増大させ続ける時、比
較器２５１の入力Ｂに適用された信号（即ち、最上位ビ
ットよりも小さなカウンター２１７の出力）は、最終的
に比較器２５１の入力Ａに適用された信号（即ち、最上
位ビットよりも小さなラッチ２４４の出力）に等しい。

これが発生する時、比較器２５１からの出力信号２５２
は、論理ｌ信号（等しい入力）になる。比較器２４８か
らの出力信号２４９は、論理１信号にとどまり、そして
Ａ　Ｎ　Ｄゲート２５３からの出力信号２４７は、ＲＡ
Ｍ２１２がフルであることを指示する論理ｌ信号になる
。比較器２４１からの信号２４６１ま、まだ、Ｒ−ＡＭ
２１２が空でないことを指示する論理Ｏであることに注
意せよ。

信号２４７が、ＲＡＭ２１２がフルであることを指示す
る論理１になる時、カウンター２１７は、カウントを増
大させることを停止する。レジスター２４３は、単一事
象クロックＢによって計時され、カウンター２１７の内
容はレジスター２４３に記憶されるという結果を有する
。これは、比較器２４１の入力Ｂが、今、新値を有する
という結果を有する。比較器２４１の入力Ｂにおける値
は、最上位ヒツトを除いて、入力Ａにおける値と同一で
ある。入力Ｂにおける値は、最上位ヒツトに対して論理
ｌを有し、そして入力Ａにおける値は、最上位ビットに
対して論理０を有する。結果として、比較器２４１の入
力は、等しくなく、そして出力信号２４６は、非空を指
示する論理０である。

ＲＡＭ２１２は、今フルである（信号２４６は論理０で
あり、そして信号２４７は、論理ｌである）ために、も
はやデータはＲＡＭ２１２に書き込まれない。データは
、単に、次の段階として読み出される。

今、カウンター２１８（ま、ＲＡＭ２１２からのデータ
の読み出しを開始することをイネーブルされるとする。

出力信号２４７は、比較器２４２への入力信号がまだ変
化していない（即ち、信号２４７は、フル条件を指示す
る論理ｌのままである）ために、即時に変化しない。出
力信号２４６は、カウンター２１８の出力がレジスター
２４３の内容に等しくなるまで、（論理０において）不
変のままである。その時点において、比較器２．４１へ
の２つの入力は、等しく、そして出力信号２４６は、Ｒ
ＡＭ　２１２か空であることを指示する論理ｌ信号にな
る。

カウンター２１８が停止される時点において（即ち、信
号２４６が論理ｌになる時）、レジスター２４４は、単
一事象クロックＣによって計時され、そしてバス２２２
における信号（即ち、カウンター２１８によって到達さ
れたカウント）は、レジスター２４４に記憶される。こ
れが発生する時、比較器２４８と２５１のＡとＢ入力は
、等しい信号を保持し、そして出力信号２４７は、非フ
ルを指示する論理０になる。

第３図の実施態様のモードにおいて動作された回路は、
メツセージ指向であるという利点を有し、そしてこのた
め、メツセージ指向であるデータの比較的なめらかな転
送を許容する。

第４図の実施態様は、第３図に示されたものに類似であ
るが、レジスター２４４とカウンター２＋８の間１こバ
ス２６１と、：／シスター２４３とカウンター２１７の
間にバス２６２が付加される。

バス２６１と２６２の付加は、レジスター２４３と２４
４の間のフィードバックを付加し、そして対応するカウ
ンター２１７と２１８は、それぞれ、ＦＩＦＯメモリ２
１２の内容においてより多くの制御を許容する。

ライト・レジスター２４３からライト・カウンター２１
７をリロードすることにより、ＦＩＦＯメモリ２１２に
おいて記憶された（書き込まれた）メツセージは、消去
される。これは、レジスター２４３が、カウンター２１
７の開始カウントを含み、そしてレジスター２４３が、
単一事象クロックＢによって計時されるまで、カウンタ
ー２１７の最終カウントを記憶しないために発生する。

結果として、単一事象クロックＢ信号を提供しないこと
により、レジスター２４３は、カウンター２１７の開始
カウントを含む。このカウントは、それから、バス２６
２によりカウンター２１７に挿入される。結果として、
カウンター２１７がカウントを再び開始する時、それは
、以前のカウントにおいて開始し、そしてＦＩＦＯメモ
リ２１２に記憶されるデータは、すでに記憶されたデー
タにオーバーライドする。

同様に、リード・レジスター２４４からリード・カウン
ター２１８をリロードすることにより、ＦＩＦＯメモリ
２１２から読み出されたメツセージは、再読み出しのた
めに保持される。これは、レジスター２４４が、カウン
ター２１８の開始カウントを含み、そしてレジスター２
４４が、単一事象７０ツクＣによって計時されるまで、
カウンター２１８の最終カウントを記憶しないために発
生する。結果として、単一事象クロックＣ信号を提供し
ないことにより、レジスター２４４は、カウンター２１
８の開始カウントを含む。このカウントは、それから、
バス２６１によりカウンター２１８に挿入される。結果
として、カウンター２１８か再びカウントを開始する時
、それは以前のカウントで開始し、そしてＦＩＦＯメモ
リから今読み出された（アドレス指定）データは、メモ
リ２１２からすでに読み出しされたデータである。

一般の応用において、（ライト・カウンター２１７によ
り）１つのメツセージを書き込んだ後、ライト・カウン
ター２４３は、ライト・カウンター２１７の内容により
更新され、こうしてメツセージを「受は取る」。メツセ
ージを書き込むコントローラ（図示されていない）が、
保全問題（例えばパリティ）を検出するならば、ライト
・レジスター２４３の内容によるライト・カウンター２
１７のりロードはメツセージを「排除する」。

読み出し動作において、リード・レジスター２４４は、
通常、リード・カウンター２１８から更新され、こうし
てＦＩＦＯメモリに記憶されたメツセージを「パージ」
する。しかし、受信コントローラ（図示されていない）
が保全問題（例えばパリティ）を指示するならば、それ
は、リード・レジスター２４４の内容をカウンター２１
８にリロードし、リトライ（再送信）のためにメモリ２
１２においてメツセージを「保持」する。

２つのインジケータ（即ち、空インジケータ又は信号２
′４６とフル・インジケータ又は信号２４７）とカウン
ター２１７と２１８の間に幾つかの組み込みインターロ
ックがあり、ＦＩＦＯメモリ２１２がフルになる時カウ
ンタ−２１７が増分するのを防止し、そしてこれにより
オーバーライドを防止する。事実、その場合に、メツセ
ージの部分の自動排除は、メツセージのＲ後に行われる
。

また、リード・カウンター２１８は、ＦＩＦＯメモリ２
１２が空であるならば増分を防止され、これによりエラ
ーによるフルの指示を回避する。これらの特徴は、本発
明の説明を混乱させないために、図面において示されな
かった。

本発明の主なる特徴及び態様は以下のとおりである。

■、アドレス情報をＦＩＦＯメモリ手段（１１２）に提
供するためのＦＩＦＯ（先入れ先出し）メモリ回路（１
１０）の制御回路（１１１）において、第１バイナリ信号を提供するための第１手段（１１７）
と、第２バイナリｆｇ号を提供するための第２手段（ｌ［８
）と、該第１信号の最上位ヒツト（１３１）を該第２信号の最
上位ビット（１３２）と比較し、そして該比較を指示す
る第１制御信号（１２５）を生成するための第１比較器
手段（１２６）と、最上位ビットよりも小さな該第１信
号のビット（１２３）を最上位ビットよりも小さな該第
２信号のビット（１２２）と比較し、そして該比較を指
示する第２制御信号（１３８）を生成するための第２比
較器手段（１２７）と、フル又は非フルの該メモリ回路のインジケータ信号を生
成するために、該第１制御信号と該第２制御信号に応答
する論理手段（１２８，１３３，１３４）とを具備する
制御回路。

２、該第１手段が、カウンター手段であり、そしてこの
場合該第２手段がカウンター手段である上記ｌに記載の
制御回路。

３、該第１信号と該第２信号の両方を受信し、かつ該第
１信号又は該第２信号のいづれかをその出力として選択
するためのマルチプレクサ手段（１１９）をさらに含み
、これにより最上位ビットよりも小さな該マルチプレク
サの出力は、該ＦＩＦＯメモリ手段をアドレス指定する
ために使用される上記２に記載の制御回路。

４、該第１手段が、カウンター手段であり、そしてこの
場合該第２手段が、記憶手段である上記１に記載の制御
回路。

５、ＦＩＦＯ（先入れ先出し）メモリ回路（１１０）の
ための制御回路（ｌ　Ｉ　ｌ）において、第１信号を提
供するＩ；めの第１カウンタ手段（１１７）と、第２信号を提供するための第２カウンタ手段（１１８）
と、該第１信号と該第２Ｍ号の両方を受信し、かつその出力
として該第１又は第２信号のいづれかを選択するための
マルチプレクサ手段（１１９）と、該第１信号の最上位
ビット（１３１）を該第２信号の最上位ヒツト（１３２
）と比較し、そして該比較を指示する第１制御信号（１
２５）を生成するための第１比較器手段（１２６）と、
最上位ビットよりも小さな該第１信号のビット（１２３
）を最上位ヒツトよりも小さな該第２信号のビット（１
２２）と比較し、そして該比較を指示する第２制御信号
（１３６）を生成するための第２比較器手段（１２７）
と、該メモリ回路が空又は非空であることを指示する第１イ
ンジケータ信号と、該メモリ回路がフル又は非フルであ
ることを指示する第２インジケータ信号の両方を生成す
るために、該第１制御信号と該第２制御信号に応答する
論理手段（１２８，１３３，１３４）とを具備する制御
回路。

６、該論理手段が、インバータ手段と２つのＡＮＤゲー
ト手段を含む上記５に記載の制御回路。

【図面の簡単な説明】

第１図は、先行技術のＦＩＦＯメモリの簡単化ブロック
図。第２図は、本発明により構成されたＦＩＦＯメモリの１
つの好ましい実施態様の簡単化ブロック図。第３図は、本発明により構成されたＦＩＦＯメモリの第
２実施態様の簡単化ブロック図。第４図は、ＦＩＦＯメモリの第３実施態様の簡単化ブロ
ック図。１１０・・・・・ＦＩＦ○メモリ回路ｉｌｌ・・・・・制御回路１１２・・・・・ＦＩＦＯメモリ手段１１７・・・・・第１の手段１１８・・・・・第２の手段１２２・・・・・第２信号のビット１２３・・・・・第１信号のビット１２５・・・・・第１の制御信号１２６・・・・・第１比較手段１２７・・・・・第２比較手段１２８．１３３．１３４・・・・・論理手段１３１．１
３２・・・・・最上位ビット１３６・・・・・第２制御
信号

Claims

【特許請求の範囲】１、アドレス情報をＦＩＦＯ（先入れ先出し）メモリ手
段に提供するためのＦＩＦＯメモリ回路の制御回路にお
いて、第１バイナリ信号を提供するための第１手段と、第２バ
イナリ信号を提供するための第２手段と、該第１信号の
最上位ビットを該第２信号の最上位ビットと比較し、そ
して該比較を指示する第１制御信号を生成するための第
１比較器手段と、最上位ビットよりも小さな該第１信号
のビットを最上位ビットよりも小さな該第２信号のビッ
トと比較し、該比較を指示する第２制御信号を生成する
ための第２比較器手段と、フル又は非フルの該メモリ回路のインジケータ信号を生
成するために、該第１制御信号と該第２制御信号に応答
する論理手段とを具備することを特徴とする制御回路。２、ＦＩＦＯ（先入れ先出し）メモリ回路のための制御
回路において、第１信号を提供するための第１カウンタ手段と、第２信
号を提供するための第２カウンタ手段と、該第１信号と
該第２信号の両方を受信し、かつその出力として該第１
又は第２信号のいづれかを選択するためのマルチプレク
サ手段と、該第１信号の最上位ビットを該第２信号の最
上位ビットと比較し、そして該比較を指示する第１制御
信号を生成するための第１比較器手段と、最上位ビットよりも小さな該第１信号のビットを最上位
ビットよりも小さな該第２信号のビットと比較し、該比
較を指示する第２制御信号）を生成するための第２比較
器手段と、該メモリ回路が空又は非空であることを指示する第１イ
ンジケータ信号と、該メモリ回路がフル又は非フルであ
ることを指示する第２インジケータ信号の両方を生成す
るために、該第１制御信号と該第２制御信号に応答する
論理手段とを具備することを特徴とする制御回路。