WO2004051492A1

WO2004051492A1 - 同一の入力値を圧縮する記憶装置

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Publication number: WO2004051492A1
Application number: PCT/JP2002/012526
Authority: WO
Inventors: Koji Hosoe; Masaaki Nagatsuka
Original assignee: Fujitsu Limited
Priority date: 2002-11-29
Filing date: 2002-11-29
Publication date: 2004-06-17
Also published as: US8019952B2; JPWO2004051492A1; US20050111292A1

Description

明細書同一の入力値を圧縮する記憶装置技術分野

本発明は、連続的なデータのシーケンスの処理を行う装置の入力に設けられた記憶装置に関連し、特に、同一の入力値を圧縮して記憶する記憶装置に関連する。背景技術

連続的なデータのシーケンスが入力されて、その処理を行う装置においては、その処理を行う装置内に設けられた、入力されたデータの処理を行う回路は、データがその装置に供給される間隔よりも、長い処理実行時間を要するが多い。そして、データがその処理を行う装置に供給される間隔と処理実行時間の間の、速度差を吸収するために、 F I F O (ファーストインファーストアウト、先入れ先出し）メモリ力処理を行う装置の入力に設けられて、しばしば使用される。例えば、特開平 9一 2 7 4 5 9 9号公報には、連続する同一のデータを全て F I F Oメモリに書き込む必要をなくし、メモリの有効利用を図る目的のバッファメモリ装置が開示されている。

F I F Oメモリが設けられているでも、処理を行う装置へ供給されるデータのシーケンスの速度の方が、データの処理を行う回路の処理実行時間よりも速いと、処理を行う装置の入力に設けられた F I F Oメモリが一杯となり、データのシーケンスの供給を行っているデータの供給側（入力側）の装置の処理を停止する必要が発生する。

しかし、このデータの供給側の装置の処理の停 Jhが、複数の装置の停止を引き起こすことを防止するために、その複数の装置の各装置に、処理を待たせるための機構を i ¾tiする必要が生ずるがある。又は、タイムアウトのような所定の一定時間を経過すると、処理を終了してしまう装置があるような場合には、処理の停止期間が、そのタィムアウト時間以上とならないことを保証する必要もある。また、一方では、データの供給側の装置から送られてくるデータのシーケンスは、送られてくる順序を正確に守って、 F I F Oメモリから処理を行う装置に出力される必要がなレヽもある。更に、データの供給側の装置から送られてくるデータのシーケンスの複数の入力データを、 1個にまとめてから、処理を行う装置に対して、 F I F Oメモリ力供給しても、処理を行う装置では、正しく処理を行えるデータ形式である場合も多い。

しかし、従来の技術では、 F I F Oメモリのサイズを超えて、 F I F Oメモリにデータが入力されたには、入力されたデータは破棄される力 \ 又は、赚されたデータの再送等の処理を行って、破棄されたデータを再度 F I F Oメモリに送る機構が必要だった。

そして、 F I F Oメモリに記憶スペースがないことにより、送られてきたデータを記憶することができない時間が、上述のように、所定の一定時間を超えたり、又は、破棄されたデータの再送回数が所定の閾値を超えた場合には、システムに依存して、システムがダウンする場合もあった。更に、データの供給側の装置から送られてくるデータのシーケンスを処理する装置内で、負荷分散が出来るように、データの種類毎に処理を行う装置が分力れている齡には、従来技術の F I F Oメモリを使用すると、同一の入力データが偏ると、その入力データに対する処理しか出来なくなり、負荷分散ができないという問題もある。発明の開示

本努明は上記の点に鑑みてなされたもので、上記問題点を解決した、同一の入力値を圧縮する記憶装置を提供することを目的とする。

この目的を達成するために、本発明の、同一の入力値を圧縮する記憶装置は、入力処理部と、

データ記憶装置と、

先入れ先出しメモリと、

出力処理部とを有し、

漏己入力処理部は、

入力値に対して、データ記 1i¾置内の tfriB入力値に対応するァドレス位置に、有効な値を有するデータが記憶されているかどう力を決定し、 ttf!Bデータが無効な値であるには、予め定められた初期値を、 lift己データとして、嫌己データ記憶装置内の Ι ΙΒ入力値に対応するァドレス位置に記憶し、且つ、 tfiia入力値を、 tfif己先入れ先出しメモリに記憶し、

tin己データが無効な値以外の値の場合には、

嫌己データ記憶装置内の前記入力値に対応する前記データ記憶装置内のァドレス位置に記憶されている編己データに演算を行って、前記データ記憶装置内の前記入力値に対応するアドレス位置に書き戻し、且つ、藤己入力値を、 ttilB先入れ先出しメモリに記憶せず、且つ、

前記出力処理部は、

1個以上の lift己入力値が、 ΙίίΐΒ先入れ先出しメモリに記憶されており且つ lift己入力値に対応するァドレス位置に記憶されている前記データが、無効な値以外の値の場合には、 l己先入れ先出しメモリの先頭に記憶されている前記入力値を読み出して出力値としして出力し、且つ、 lift己データ記憶装置から、前記出力値に対応するァドレス位置から、 t&flEデータ記憶装置に記憶されている IBデータを読み出して出力データとして出力し、且つ、前記データ記憶装置内の前記出力値に対応するァドレス位置には無効な値を書き戻すことを特徴とする。

本発明によれば、本発明に従った同一の入力値を圧縮する記憶装置は、データの供給側の装置から送られてくるデータのシーケンス内の、同じ種類に属する入力データに対して演算を行って圧縮することにより、有限の記憶領域を有する記憶装置内に、固定の時間で入力データを記憶する処理を行うことが出来る。

これにより、処理を行う装置にデータのシーケンスのをデータの供給側装置においては、その処理を待たせる機構が不要になったり、又は、その処理の停止期間が、タイムアウト時間以上とならないことを保証できる。更に、ある特定の種類のデータに対して、 F I F Oメモリからデータを出力することが偏ることもなく、常に一定時間内に出力を行うことも出来る。これにより上述のように、入力側の装置から送られてくるデータのシーケンスを処理する装置内で、負荷分散が出来るように、データの種類毎に処理を行う装置が分力れているであっても、同一の入力データに対する処理しか出来なくなるという P§題も解消され、負荷分散が可能となる。図面の簡単な説明

本発明の他の目的、特徴及び利点は、添付の図面を参照しながら以下の詳細な説明を読むことにより一層明瞭となるであろう。

図 1は、本発明に従った同一の入力値を圧縮する記憶装置の原理的な構成を示す図である。

図 2は、本発明に従った第 1の実施例の同一の入力値を圧縮する記憶装置の基本的な構成を示す図である。

図 3は、本発明に従った第 1の実施例の同一の入力値を圧縮する記憶装置のデータ入力処理部の詳細な構成例を示す図である。

図 4は、本発明に従つた第 1の実施例の同一の入力値を圧縮する記憶装置のデータ入力処理部の動作のフローチャートを示す図である。

図 5は、本発明に従った第 1の実施例の同一の入力値を圧縮する記憶装置のデータ出力処理部の詳細な構成例を示す図である。

図 6は、本発明に従った第 1の実施例の同一の入力値を圧縮する記憶装置のデータ出力処理部の動作のフローチャートを示す図である。

図 7は、本発明に従った第 2の実施例の同一の入力値を圧縮する記憶装置の構成を示す図である。

図 8は、本発明に従つた第 3の実施例の同一の入力値を圧縮する記憶装置のデータ出力部の動作のフローチャートを示す図である。

図 9は、本発明に従った第 4の実施例を示す図である。

図 1 0は、本発明に従った第 5の実施例を示す図である。発明を実施するための最良の形態

以下に、本発明を実施するための実施の形態について、図面を用いて説明する。図 1は、本発明に従った同一のァドレス入力値を圧縮する記憶装置の原理的な構成を示す図である。

図 1は、本発明に従った同一の入力値を圧縮する記憶装置 1 0 0、記憶装置 1 0 0に接続された処 S¾置 1 1 0、記憶装置 1 0 0が接続されたシステムパス 1 5 0、システムバス 1 5 0に接続された C P U (中央処«置） 1 6 0とメモリ 1 7 0を示す。記憶装置 1 0 0は、入力処理部 1 0 1、圧縮 F I F O (ファーストインファーストァゥト、先入れ先出し）メモリ 1 0 2、データ数管理部 1 0 3、記憶装置部 1 0 4及び、出力処理部 1 0 5を有する。

図 1では、例えば、記憶装置 1 0 0と処艘置 1 1 0は、コンピュータ内部のシステムパス 1 5 0に接続されたサブシステムカード上に配置され、そして、システムバス 1 5 0を経由して、 C P U 1 6 0等から入力されるデータのストリームを、本発明に従って、同一の入力値を圧縮する記憶装置 1 0 0により記憶し、記憶装置 1 0 0の出力を、処理装置 1 1 0に供給して、処3¾置 1 1 0内で処理を行うシステムを示す。本発明においては、システムバス 1 5 0を経由して、 C P U 1 6 0等から入力されるデータのストリームを構成する入力値は、例えば、処3¾置 1 1 0を構成する各構成要素のァドレス値であり、このアドレス値は、 C P U 1 6 0から処¾¾置 1 1 0を構成する構成要素に対する命令でもよい。例えば、システムバス 1 5 0に接続された上記カードは、その上に配置された L S I等の処 11¾置内のマイクロコントローラ等により、 C P U 1 6 0から受けた命令を、一つずつ処理していくようなシステムである。このような #"合には、そのデータの処理速度は、システムバスからの命令の入力値の入力される速度よりも遅いが多い。

次に、図 1に示す原理的な構成例の動作を説明する、図 1においては、入力処理部 1 0 1は、システムバス 1 5 0を経由して入力される入力値に対して、データ記憶装置 1 0 4内の入力値 Aに対応するァドレス位置に、有効な値を有するデータが記憶されているかどう力を決定する。そして、その記憶されているデータ力 S、ゼロのような無効な値である # ^には、例えば、 1のような、予め定められた初期値を、初期データとして、データ記憶装置 1 0 4内の入力値 Aに対応するアドレス位置に記憶し、且つ、その入力値 Aを、圧縮 F I F O (先入れ先出し）メモリ 1 0 2に記憶する。一方、データ記憶装置 1 0 4内の入力値 Aに対応するアドレス位置に、無効な値以外の値のデータが記憶されているには、入力値 Aに対応するデータ記憶装置 1 0 4内のァドレス位置に記憶されているデータに、例えば、 1を加算するというような、演算を行つて、データ記憶装置 1 0 4内の入力値 Aに対応するァドレス位置に書き戻し、且つ、このには、入力値 Aを、圧縮 F I F Oメモリ 1 0 2には記憶しなレ、。以上のように動作することにより、圧縮 F I F Oメモリ 1 0 2には、入力された入力値が記憶され、データ記憶装置 1 0 4のこの入力値の示すァドレス位置には、その入力値が何回入力されたかが記憶される。

一方、出力処理部 1 0 5は、 1個以上の入力値 Aが、圧縮 F I F Oメモリ 1 0 2に記憶されており且つ入力値 Aに対応するァドレス位置に記憶されているデータが、無効な値以外の値の場合には、圧縮 F I F Oメモリ 1 0 2の先頭に記憶されている入力値 Aを読み出してこれを、出力値 Fとしして出力する。そして、更に、データ記憶装置 1 0 4から、その出力値 Fに対応するアドレス位置から、データ記憶装置 1 0 4に記憶されているデータを読み出して出力データ Gとして出力する。そして、データ記憶装置 1 0 4内の出力値に対応するァドレス位置には、ゼロのような無効な値を書き戻す。

以上により、本実施例に従った同一の入力値を圧縮する記憶装置は、データ供給側の装置から送られてくるデータのシーケンス内の、同じ種類に属する入力データに対して演算を行って圧縮することにより、有限の記憶領域を有する記憶装置内に、固定の時間で入力データを記憶する処理を行うことができる。

これにより、処理を行う装置にデータのシーケンスの圧縮の装置においては、その処理を待たせる機構が不要になったり、又は、その理の停止期間が、タイムアウト時間以上とならないことを保証できる。更に、ある特定の種類のデータに対して、圧縮 F I F Oメモリ力らデータを出力することが偏ることもなく、常に一定時間内に出力を行うことも出来る。これにより上述のように、入力側の装置から送られてくるデータのシーケンスを処理する装置内で、負荷分散が出来るように、データの種類毎に処理を行う装置が分かれている^^でも、同一の入力データに対する処理しか出来なくなるという問題も解消され、負荷分散が可能となる。

本発明は、上記のような構成例に限らず、 L S Iチップ間の接続、バスからの入力、通信経路からの入力、 L S Iチップ内の機能モジュール間の接続等のような、動作速度の異なる機能単位の間で、データの授受を行う # ^に適用できる。次に、本発明の第 1の実施例について以下に説明する。

図 2は、本発明に従った第 1の実施例の同一の入力値を圧縮する記憶装置の基本的な構成を示す図であり、図 1に示す本発明に従った同一の入力値を圧縮する記憶装置の原理的な構成の中の同一の入力値を圧縮する記憶装置 100の詳細な実施例を示す。図 2においては、図 1と同一の番号を付した構成要素は、同一の構成要素を示す。

図 2において、参照番号 201は演算部を示す。また、記憶装置部 104は、ァドレス部 202、データ記憶部 203及びフラグ記憶部 204より構成される。フラグ記憶部は、データ記憶部 203に記憶されているデータが、有効か/無効かを示すフラグ又は、ハードウエア内で何れかの形式のエラーが発生したことを示すフラグ等を、データ記憶部 203にデータを記憶するときに記憶することができる。

次に、図 2の動作の概要を説明する。

図 2においては、入力処理部 101から、図 1に示すシステムバス 150に、入力許可 120 Bが送られると、図 1と同様に、入力処理部 101には、システムバス 150を経由して入力されるァドレス入力 Aの入力値 12 OAが入力される。この入力値 12 OAに対して、入力処理部 101は、データ記憶装置 104 内の入力値 Aに対応するァドレス位置に、有効な値を有するデータが記憶されているかどうかを決定する。例えば、図 2に示すように入力値 102 Aが 0 X 5である場合には、入力処理部 101は、 0 X 5を、記憶装置部 104のァドレス部 202に送り、記憶装置部 104のデータ記憶部 203に記憶されているデータを読む。読み出されたデータ 127は、入力処理部 101に入力される。この場合には、記憶装置部 104のアドレス 0 X 5に記憶されているデータ Cは、 0 X 00000002である。これは、入力処理部 101力入力値 0 X 5を既に 2 回受信したことを示し、有効な値である。

従って、このには、データ記憶装置 104内のアドレス入力 Aである入力値 12 OAに対応するデータ記憶装置 104内のァドレス位置 0 X 5に記憶されているデータ 0x00000002に、演算部 201内で、例えば、 1を加算するというような、演算を行って、その結果であるデータ 0x00000003を、データ記憶装置 104内のァドレス位置 0 X 5に書き戻す。しかし、入力値 0 X 5は、圧縮 F I FOメモリ 102内に既に存在するので、圧縮 F I FOメモリ 1 02内には、更には記憶しなレヽ。入力値 0 X 5が既に、圧縮 F I FOメモリ 10 2内に存在する力否かは、圧縮 F I FOメモリ 102内をモニタすることにより検出できる。

—方、出力処理部 105は、 1個以上の入力値 12 OAが、圧縮 F I FOメモリ 102に記憶されているかどうかを検出する。データ数管理部 103により、圧縮 F I FOメモリ 102内への入力と、圧縮 F I FOメモリ 102からの出力をモニタすることにより検出できる。また、簡単には、圧縮 F I FOメモリ 10 2のリードポインタとライトポインタのずれからも、検出できる。

本実施例では、出力処理部 105は、 1個以上の入力値 12 OAが、圧縮 F I FOメモリ 102に記憶されており且つ入力値 12 OAに対応するアドレス位置に記憶されているデータが、有効であるので、圧縮 F I FOメモリ 102の先頭に記憶されている入力値である 0 X 3を読み出してこれを、アドレス出力 Fである出力値 129 Fとしして出力する。そして、更に、データ記憶装置 104から、その出力値 0 X 3に対応するァドレス位置から、データ記憶装置 104に記憶されているデータ 0 X 00000005を読み出して、データ出力 Gとして出力する。そして、データ記憶装置 104内の出力値に対応するァドレス位置 0 X 3には無効な値であることを示す値 0 xOO OO OOO Oを書き戻す。このときに、フラグ記憶部 204には、データが無効であることを示すフラグを記憶してもよい。

次に、図 3と図 4を用いて、本発明に従った第 1の実施例の同一の入力値を圧縮する記憶装置 100のデータ入力部 101の構成実施例を説明する。図 3は、本発明に従った第 1の実施例の同一の入力値を圧縮する記憶装置のデータ入力処理部 101の詳細な構成例を示す図である。また、図 4は、本発明に従つた第 1 の実施例の同一の入力値を圧縮する記憶装置のデータ入力処理部 101の動作のフローチャートを示す図である。

図 3のデータ入力処理部 101は、主に、入力管理部 301、比較部 302、選択部 303、演算部 304、データ待ち合わせ部 307、ライトポインタ管理部 308、及び、 +1加算部 309より構成される。演算部 304は、更に、本実施例では、 1を加算する加算部 305と、選択部 306により構成される。入力処理部 101は、図 4に示されたデータ入力処理部 101の動作のフローチヤートのように動作する。

図 4のフローチャートでは、先ず最初に、ステップ S401で、図 3の入カイネーブル信号（310) が入力されて、処理が開始する。

次に、ステップ S 402で、入力処理部 101力ら、システムパス 150を介して、入力許可信号 (311)； ^出力される。入力許可信号 (311) を用いて、記憶装置 100力その中の入力処理部 101やデータ記憶装置 104ヘアクセスしているときは入力を待たせる。例えば、図 1のシステムバス 150に接続されているには、この入力許可信号（311) がデイスエーブルのときに、ァドレス入力 A (312)があると、入力処理部 101から図 1の CPU160へ、システムパス 150を介して、リトライが発生する。ただし、入力処理部 101 やデータ記憶装置 104への書き込み処理にかかる時間よりも、入力間隔が長ければ、入力許可信号による制御は必要ない。

次に、ステップ S 403で、アドレス入力 A (312) が入力されたかどうかが検出される。アドレス入力 A (312) が入力された^には、ステップ S 4 04に進み、それ以外の場合には、ステップ S 402に戻る。

次に、ステップ S 404で、図 3のアドレス入力 A (312) とアドレス出力 F (313) を比較部 302で比較する。ァドレス入力 A (312) とアドレス出力 F (313) が同一の場合には、データ出力 G (314) が演算部 304の演算の対象となるので、ステップ S 413に進み、選択部 303により、データ C (315) のうちからデータ出力 G (314) を選択する。そのようでない場合には、ステップ S 405に進み、記憶装置部 104からデータ C (315) を ' 読み出し、選択部 303により、データ C (315) を選択する。

次に、ステップ S 406に進み、図 3のデータ待ち合わせ部 307により、読み出されたデータ C (315) が有効力否かが判断される。ステップ S 406の判断では、例えば、読み出されたデータ C (315) 力ゼロの： ^には無効であり、そして、ゼロ以外の値の場合には有効であると判断してもよい。また、図 2の、データ記憶装置 104のフラグ記憶部 204に記憶されている、データが有効力否かを示すフラグを、データ C (315) とともに読み出して判断してもよい。

ステップ S 406で、データ C (315)が有効であると判断された^^には、ステップ S 407に進み、演算部 304内の力 [I算部 305により、データ C (3 15) のような選択器 303の出力に" 1" 力 S加算され、そして、選択部 306 により、加算結果が選択される。そして、ステップ S 408で、データ記憶装置 104にライトアドレス（316) と前 ΪΒ¾ロ算結果であるライトデータ（317) を供給して、データ記憶装置 104に、データ C (315) に 1の加算された新たなデータを書き戻す。そして、データ記憶装置 104力ゝらのライト完了信号（3 18)を受けた後に、入力許可信号（311)をィネーブル状態に戻し、処理は、ステップ S 402に戻る。

一方、ステップ S 406で、データ C (315) が無効であると判断された場合には、ステップ S 409に進み、演算部 304内の選択部 306により、" 1" を選択し、データ記憶装置 104にライトアドレス（316) と" 1" であるラィトデータ（317) を供給して、データ記憶装置 104に、有効なデータを書さ戻す。

次に、データ記憶装置 104からのライト終了信号（318) を受けた後に、ステップ S 410に進み、圧縮 F I FOメモリ 102への、ライトアドレス (3 19) を発生し、ライトデータ（320) を圧縮 F I FOメモリ 102に書き込む。

次に、ステップ S 411で、ライトポインタ管理部 308により、加算部 30 9を制御してライトボインタを 1だけ増加させる。

そして、次に、ステップ S 412で、ライトポインタ管理部 308により、デ —タ保持数を 1増加させる指示（321) を、図 2のデータ数管理部 103に出力し、圧縮 F I FOメモリ 102内に記憶されているデータ数が 1増カ卩したことを記憶させる。そして、最後に、圧縮 F I FOメモリ 102からのライト完了信号（322) を受けた後に、入力許可信号 (311) をイネ一プル状態に戻し、処理は、ステップ S 402に戻る。次に、図 5と図 6を用いて、本発明に従った第 1の実施例の同一の入力値を圧縮する記憶装置 100のデータ出力処理部 105の実施例を説明する。図 5は、本発明に従った第 1の実施例の同一の入力値を圧縮する記憶装置の出力処理部 1 05の詳細な実施例を示す図である。また、図 6は、本発明に従った第 1の実施例の同一の入力値を圧縮する記憶装置の出力処理部 105の動作のフローチヤ一トを示す図である。

図 5の出力処理部 105は、主に、データ保持数が正カゝ否かを判断する判断ブロック 501、リードポインタ管理部 502、 +1を加算する加算部 503、出力データ ¾t完了制御部 504及び選択部 505より構成される。出力処理部 1 05は、図 6に示されたデータ出力処理部 105の動作のフ口一チヤ一トのように動作する。

図 6のフローチャートでは、先ず最初に、ステップ S 601で、図 1の処 a¾ 置 110からの読み出し信号（509) が入力されて、処理が開始する。

次に、ステップ S 602では、判断ブロック 501により、図 2のデータ数管理部 103より供給される、データ保持数 (510) 力正であるか否かが判断される。データ保持数（510) が正である^には、処理はステップ S 603 に進む。データ保持数 (510) が正でないには、データ保持数 (510) が正となるまで、ステップ S 602を繰返す。

次に、ステップ S 603で、'リードボインタ管理部 502により、圧縮 F I F Oメモリ 102にアドレス信号（511) が供給され、圧縮 F I FOメモリ 10 2により、アドレスデータ E (512) が供給される。

次に、ステップ S 604で、圧縮 F I FOメモリ 102により供給されたアドレスデータ E (512) を、アドレス出力 F (513) として、図 1の処3¾置 110に出力し、同時に、データ記憶装置 104のリードアドレス出力（514) として、データ記憶装置 104に供給し、データ記憶装置 104からそのァドレス出力（514) に記憶されているデータ（515) を受信する。

次に、ステップ S 605で、データ記憶装置 104のリードアドレス出力（5 14) の記憶内容に無効値を書き込んで、無効化する。このときには、データ記憶装置 104内のフラグ記憶部 204に無効であることを示すフラグを書き込むこともできる。

次に、ステップ S 606で、リードボインタ管理部 502は、加算部 503を使用して、圧縮 F I FOメモリ 102のリードポインタを 1だけ増カ卩させる。次に、ステップ S 607で、出力データ準備完了制御部 504により、図 1の処3¾置 110に、データ出力 Gの «|が完了したことを示す通知（516) を送る。

次に、ステップ S 608では、出力データ聰完了制御部 504により、図 1 の処理装置 110が、要求信号 (517) を出力したかどうかが検査される。図 1の処理装置 110が、要求信号（517) を出力している場合には、ステップ S 609に進み、要求信号 (517) を出力していない^^には、ステップ S 6 10へ進む。

次に、ステップ S 609では、選択器 505を制御して、データ記憶装置 10 4から読み出されたデータ (515) を、データ出力 G (520) として、図 1 の処¾¾置 110に出力する。

ステップ S 610では、入力処理部 101に、システムバス 150力ら、現在処@¾置 110に出力使用としている、アドレス出力 F (513) と同一のアドレス入力 A (312) があったか、どうかが検査される。同一のアドレス入力 A (312)がない # ^には、ステップ S 607に進む。同一のァドレス入力 A (3 12) があった場合には、ステップ S 612に進み、図 3の比較器 302より供給される比較信号 518により、選択器 505を切り換えて、図 3の出力処理のデータ置き換えのための読み出しを待っていたデータに入力を反映した値を有するデータ（519) を選択して、データ出力 G (520) として、図 1の処¾¾ 置 110に出力する。そして、ステップ S 612の終了後に、ステップ S 607 しる。

ステップ S 609では、リ一ドボインタ管理部 502が、圧縮 F I F Oメモリ 102からデータを 1つ読み出したので、図 2のデータ数管理部 103に、データ保持数を 1つ減ずる指示（521) を送る。

次に、本発明の第 2の実施例を説明する。図 7は、本発明に従った第 2の実施例の同一の入力値を圧縮する記憶装置の構成を示す図である。図 7において、図 2と同一番号を付した構成要素は同一の構成要素を示す。図 2においては、入力処理部 1 0 1の演算部 2 0 1力 S、外部より制御する構成ではなく、例えば、 1を加算するというような、予め定められた所定の演算を行う構成である。しかし、本実施例にぉレ、ては、図 2に示す実施例と異なり、この演算部 2 0 1の行う演算を、外部から入力するデータ入力 H ( 1 2 0 C)を用いて演算を行う構成とした。即ち、図 7の実施例は、図 2の実施例と同一の動作を行い、演算に際してのみ、外部から入力するデータ入力 H ( 1 2 0 C) を用いて演算を行う構成とした。また、本実施例では、演算部 2 0 1の行う演算を、カロ算のような予め定められた演算ではなく、データ Cに対して行う演算を予め定めずに、アドレス入力 A、データ C、外部から入力するデータ入力 H ( 1 2 0 C)、または、その組み合わせ、または外部から演算内容を設定することにより決定することができる。これにより、ァドレス入力 Aの全てのァドレス空間で同一のデータ操作を行わない場^³ 或は、処理の途中で演算内容を変えることができる。

また、図 7の実施例では、ある特定のアドレス入力 Aまたはあるアドレス入力 Aに対する特定のデータ入力 Hが入力された ^等に、対応するデータ Cを無効化するようにしてもよい。これは、圧縮 F I F Oメモリ 1 0 2には、既にそのァドレス入力 Aが書き込まれているので、圧縮 F I F Oメモリ 1 0 2からその情報を消去することは難しいので、データ記憶装置 1 0 4内に記憶されたデータ自体に無効であるという情報を保持させる。そして、圧縮 F I F Oメモリ 1 0 2力ら、無効なデータの記憶されたアドレス入力 Aが読み出されたには、処理装置 1 1 0に、このデータが無効であるという情報を付加して供給する。または、その情報を、処¾置 1 1 0には供給せずに破棄して、次のデータの読み出しに移る。これは、処«置 1 1 0が、期待したタイミング以外で、処理装置 1 1 0に記憶装置 1 0 0からデータが供給された^^ときには、エラーとするようになつている^において、まだデータ記憶装置 1 0 4内に保持されているデータが供給されたときに、処¾¾置 1 1 0がエラーとして扱わないように、することを保証するための機構である。

データ記憶装置 1 0 4の無効化されたデ一タを記憶しているァドレスへ、データが入力されたには、入力処理部 1 0 1の処理は、データが既にデータ記憶装置 1 0 4に記憶されている：^の処理に従う。しかし、演算は行わずに、入力データを、そのままデータ記憶装置 1 0 4に書き戻す（データの扱いについてはデータ記憶装置 1 0 4にデータが書カゝれていない場合の操作と同じとなる）。次に、本発明の第 3の実施例について説明する。図 8は、本発明に従った第 3 の実施例の同一の入力値を圧縮する記憶装置の出力処理部 1 0 5の動作のフローチャートを示す図である。

本実施例は、 F I F Oメモリのアドレス出力 Fに対応するデータ出力 Gを行わずに、了ドレス出力 Fを、データ記憶装置 1 0 4に記憶された値を 1づっ減少させながら、その回数分だけ行う構成である。これは、複数のアドレス入力 Aが記憶されているが、しかし図 1の処¾¾置 1 1 0側では 1個ずつし力処理を行えない場合に有効である。

図 8のステップ S 8 0 1から S 8 0 4の動作内容は、それぞれ図 6のステップ

5 6 0 1から S 6 0 4と同様であり、図 8のステップ S 8 1 4から S 8 1 7の動作内容は、それぞれ図 6のステップ S 6 0 5から S 6 0 8と同様であり、そして、図 8のステップ S 8 1 1から S 8 1 3の動作内容は、それぞれ図 6のステップ S

6 0 7から S 6 0 9と同様である。

図 8のフローチャートでは、ステップ S 8 0 1から S 8 0 4の各動作は、それぞれ図 6のステップ S 6 0 1から S 6 0 4の処理と同様である。

次に、ステップ S 8 0 5で、データ記憶装置 1 0 4内に記憶されたデータが、 2以上であるかどうカゝが検査される。データ記憶装置 1 0 4内に記憶されたデータが、 2以上である場合には、ステップ S 8 0 6に進み、そして、 2以上でない場合には、ステップ S 8 1 4に進む。

ステップ S 8 1 4からステップ S 8 1 7の各動作は、図 6のステップ S 6 0 5 から S 6 0 8と同様である。

ステップ S 8 0 6では、データ記憶装置 1 0 4内に記憶されたデータ値を" 1 " だけ減じる。そして、ステップ S 8 0 7で、データ記憶装置 1 0 4内に、" 1 "だけ減じられたデータ値を書き戻す。

次に、ステップ S 8 0 8で、圧縮 F I F Oメモリ 1 0 2のライトポインタの位置へ、アドレス出力 Fを書き込む。次に、ステップ S 8 0 9で、圧縮 F I F Oメモリ 1 0 2のライトポインタを更新し、そして、続レヽてステップ S 8 1 0で、リードポインタを更新する。

次のステップ S 8 1 1から S 8 1 3の各動作は、図 6のそれぞれ図 6のステツプ S 6 0 7から S 6 0 9と同様である。

本実施例では、ライトボインタの更新が入力処理部 1 0 1と出力処理部 1 0 5 の両方から行う必要があるため、一時には、何れ力一方のみし; H亍わないようにする排他処理を設ける。しかし、データ記憶装置 1 0 4への書き戻しが発生した場合（データが 2以上の^)には、データを保持しているェントリ数は変ィ匕しないため、データ保持数は変化しない。

次に、本発明の第 4の実施例を説明する。図 9は、本発明に従った第 4の実施例を示す図である。本実施例は、図 7に示す、第 2に実施例の演算が期待値と異なる結果が得られたの実施例である。

例えば、図 7の入力処理部 1 0 1中の演算部 2 0 1の演算結果が、データ C、外部から入力するデータ入力 H ( 1 2 0 C)、アドレス入力 A、又は、その組み合わせから期待される値にならない^には、そのエラー情報を、フラグ記憶部 2 0 4に、保持することができる。また、データ記憶装置 1 0 4のデータ記憶部 2 0 3には演算結果のままのデータを記憶するする。ー且このような状態になった後に、更に、行った演算で期待する結果に戻る可能性もあるため、このエラー情報は保持しつづける。データがある所定の値以上にならないことが期待される場 ^、アドレス入力 Aが記録されない等の異常が無いことを検出することができる。

このフラグ記憶部 2 0 4に記憶された情報は、記憶装置 1 0 0からのデータの出力時に、データの一部または、データとは別の情報として、処«置 1 1 0に供給される。

この例を、図 9に示す。例えば、あるアドレス入力に対するデータ Hにつ!/、て，保持しているデータ Cとの間に次の関係、

データ C[15: 0] + データ H[31 : 16] =データ H[15 :0] (1) が成り立つことが期待されているとする。そして、このときに、データ Cとして保持するデータは次のように得られる。新データ C[31 : 16] =データ C[31 : 16] +データ H[31 : 16] (2)

新データ C [15 :0] =データ H [15 :0] (3) ただし，データ Cが無効であるはチェックは行われず，データ Cは 0x00000000 であったとして扱われる。ここで、 [31 : 16]は、データがビット 0から 31ビットを有するとしたときの、データの第 31ビットから 16ビット目のデータに対)^る。ここで、ビット 0が最小桁ビット (LSB)である

図 9に示す例では、（A)から（C)の^には上記関係が成立する力 S、しかし、 (D) のには、上述の式（1 ) の条件を満足しない。従って、エラー情報 e を、フラグ記憶部 2 0 4に保持し、そのデータがデータ記憶装置 1 0 4から読み出される時に同時に読み出すことにより、処¾¾置 1 1 0は、データが誤りであることがわかり、誤った処理を防ぐことができる。

また、データ記憶装置 1 0 4からの読み出しの際に、修復不能なハードウェア的なエラーが発生した場合には、そのエラー情報をデータ記憶装置 1 0 4内に合わせて保持することも可能である。演算自体は、間違っていると考えられるデータに対して菊亍し、そして演算結果をデータ記憶装置 1 0 4内に保持する。一旦、このような状態になったあとは、このエラー情報は保持しつづける。この結果、ハードウエアのエラ一発生時に、出来る限りその影響を少なくすることができる。ハードウェアのエラーが起こった場合には、処¾¾置 1 1 0にデータ記憶装置 1 0 4に保持されているエラーを通知して、エラー範囲をそのァドレス入力 Aを使用しているものだけに限定することが可能となる。このデータ記憶装置 1 0 4に記憶されているエラー情報は、データ記憶装置 1 0 4から出力する際に、データの一部またはデータとは別の情報として、処3¾置 1 1 0に供給される。

次に、本発明の第 5の実施例について説明する。図 1 0は、本発明に従った第 5の実施例を示す図である。図 1 0は、図 2に示す実施例のうち、入力処理部 1 0 1データ記憶装置 1 0 4及ぴ出力処理部 1 0 5の部分及ぴ、そして、更にキヤッシュメモリ 1 0 0 1を示す。本実施例では、キャッシュメモリ 1 0 0 1は、データ記憶装置 1 0 4の出力と、入力処理部 1 0 1に接続されておりそして、その両方からデータが入力され、そして、出力処理部 1 0 5にデータを出力する。本実施例は、例えば、広いアドレス空間のアドレス入力 Aを記憶する等の場合には、データ記憶装置 1 0 4として、アクセスレイテンシの大きなメモリを使用する場合がある。この^には、よく使用されることが期待されるアドレス入力 Aに対して記憶されるデータは、動作速度の速いメモリを使用したり、又は、最初の数回のアドレス入力 Aは、データ記憶装置 1 0 4内にその回数を書き込まずに、動作速度の速いメモリであるキャッシュメモリ 1 0 0 1に保持する。そして、再度のァドレス入力 Aがあったときのデータ加算時には、データ記憶装置 1 0 4 とキャッシュメモリ 1 0 0 1のどちらに保持しているかを判断して、入力処理部 1 0 1が入力を行う。これにより記憶装置へのアクセスレイテンシを小さく見えるようにすることができる。

Claims

請求の範囲

1 . 入力処理部と、

データ記憶装置と、

先入れ先出しメモリと、

出力処理部とを有し、

編己入力処理部は、

入力値に対して、データ記憶装置内の鍵己入力値に対応するァドレス位置に、有効な値を有するデータが記憶されているかどうかを決定し、

爾己データが無効な値である: ^には、予め定められた初期値を、嫌己データとして、 tfjiaデータ記憶装置内の tin己入力値に対応するァドレス位置に記憶し、且つ、 ttrt己入力値を、 ttft己先入れ先出しメモリに記憶し、

ItifBデータが無効な値以外の値のには、

ΙίίΙΒデータ記憶装置内の前記入力値に対応する前記データ記憶装置内のァドレス位置に記憶されている前記データに演算を行った結果を、 tinsデータ記憶装置内の前記入力値に対応するアドレス位置に書き戻し、且つ、 tifia入力値を、 lift己先入れ先出しメモリに記憶せず、且つ、

ttflE出力処理部は、

1個以上の ttiiB入力値が、 i己先入れ先出しメモリに記憶されており且つ tin己入力値に対応するァドレス位置に記憶されている前記データが、無効な値以外の値の場合には、 ttitS先入れ先出しメモリの先頭に記憶されてレ、る ΐΒ入力値を読み出して出力値としして出力し、且つ、前記データ記憶装置から、 tfif己出力値に対応するァドレス位置から、謙己データ記憶装置に記憶されている ΙΐίϊΕデータを読み出して出力データとして出力し、その後に、前記データ記憶装置内の前記出力値に対応するアドレス位置には無効な値を書き戻すことを特徴とする、同一の入力値を圧縮する記憶装置。

2. tins演算は、 1を加算することである、請求項 1に記載の同一の入力値を圧縮する記憶装置。

3. 嫌己演算は、 flit己データ、 ttilB入力値又は、 tflt己データと嫌己入力値の組 "^に従って、決定されることを特徴とする、請求項 1に記載の同一の入力値を圧縮する記憶装置。

4. 脑入力処理部は、

外部より入力される演算値を保持し、

入力値に対して、データ記憶装置内の ΙΒ入力値に対応するァドレス位置に、有効な値を有するデータが記憶されているかどうかを決定し、

tfriaデータが無効な値であるには、予め定められた初期値を、データとして、 ΙίίΙΒデータ記憶装置内の前記入力値に対応するァドレス位置に記憶し、且つ、 l己入力値を、 tfif己先入れ先出しメモリに記憶し、

tilt己データが無効な値以外の値のには、

t&IBデータ記憶装置内の前記入力値に対応する了ドレス位置に記憶されている tfflBデータに、前記演算値を用いて演算した結果を、謂己データ記憶装置内の前記入力値に対応するアドレス位置に書き戻し、且つ、 lift己入力値を、 ΙίίΙΒ先入れ先出しメモリに記憶しないことを特徴とする、.請求項 1に記載の同一の入力値を圧縮する記憶装置。

5. tfilE演算は、嫌己演算値を加算することである、請求項 4に記載の同一の入力値を圧縮する記憶装置。

6 . 演算は、 tiiiaデータ、前記入力値、前記演算値、又は、嫌己データと嫌己入力値と tins演算値の組^:に従って、決定されることを特徴とする、請求項 4に記載の同一の入力値を圧縮する記憶装置。

7. ftllE演算を、外部からの設定により決定する手段を更に有する請求項 4に記載の同一の入力値を圧縮する記憶装置。。 8 · 前記出力処理部は、

1個以上の tin己入力値が、前記先入れ先出しメモリに記憶されており且つ t&iB 入力値に対応する、前記データ記憶装置内のァドレス位置に記憶されている嫌己データが、無効な値以外の値のには、嫌己先入れ先出しメモリの先頭に記憶されている ΙίίΙΕ入力値を読み出して出力値として出力し、且つ、 ΙίίΐΞデータ記憶装置から、編己出力値に対応するアドレス位置から、編己データ記憶装置に記憶されている前記データを読み出して、 lift己データから 1を減算した結果の新たなデータを作成し、

lift己新たなデータが、前記予め定められた初期値である場合には、前記無効な値を、 tinsデータ記憶装置内の uiB出力値に対応するアドレス位置に書き込み、 tin己新たなデータが、編己予め定められた初期値以外の値あるには、 ifjtB 新たなデータを、 tin己データ記憶装置内の前記出力値に対応するァドレス位置に書き戻すことを特徴とする、請求項 1に記載の同一の入力値を圧縮する記憶装置。 9. 前記データが有効であるカゝ又は無効かであるかを示すフラグを、前記データ記憶装置内に記憶し、且つ、前記データが無効な値であるカゝ又は無効な値以外の値であるかは、 tin己フラグの値に基づいて決定することを特徴とする、請求項 1乃至 8のうちいずれ力一項に記載の同一の入力値を圧縮する記憶装置。 1 0. l己演算の結果が予め定められた条件を満たすには、歸己データ記憶装置に記憶する編己データにフラグを付加し、且つ、前記出力データにも編己フラグを ϋ¾口することを特徴とする、請求項 1乃至 9のうちいずれカゝ一項に記載の同一の入力値を圧縮する記憶装置。 1 1 . 觸己出力データを前記データ記憶装置から読み出す前に、 frlBデータ記憶装置内に保持している ΙϋΙΒデータを無効化し、前記データが無効であることを示すフラグも I lBデータ記憶装置に記憶し、且つ、前記フラグを前記出力データとともに出力ことを特徴とする、請求項 1乃至 9のうちいずれか一項に記載の同一の入力値を圧縮する記憶装置。

1 2. 編己出力データを前記データ記憶装置から読み出したときに、前記同一の入力値を圧縮する記憶装置内の何れかのハードウエアのエラ一が発生したには、ハードウヱァのエラーが発生したことを示すフラグも前記データ記憶装置に記憶し、且つ、 ΙίΓΐΒフラグを嫌己出力データと共に出力ことを特徴とする、請求項 1乃至 9のうちいずれ力一項に記載の同一の入力値を圧縮する記憶装置。

1 3. ΙίίΐΕデータ及ぴ嫌己フラグを保持する Ιίίΐ己データ記憶装置を、応答速度の異なる複数のデータ記憶装置から構成することを特徴とする請求項 1乃至 1 2 のうちいずれ力一項に記載の同一の入力値を圧縮する記憶装置。