CN100438480C - 一种缓存管理系统与方法 - Google Patents

一种缓存管理系统与方法 Download PDF

Info

Publication number
CN100438480C
CN100438480C CNB2005101233669A CN200510123366A CN100438480C CN 100438480 C CN100438480 C CN 100438480C CN B2005101233669 A CNB2005101233669 A CN B2005101233669A CN 200510123366 A CN200510123366 A CN 200510123366A CN 100438480 C CN100438480 C CN 100438480C
Authority
CN
China
Prior art keywords
address pointer
buffer
buffer address
counter
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005101233669A
Other languages
English (en)
Other versions
CN1863132A (zh
Inventor
崔靖杰
杜文华
林郁
林涛
施学峰
王万万
谭锐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CNB2005101233669A priority Critical patent/CN100438480C/zh
Publication of CN1863132A publication Critical patent/CN1863132A/zh
Application granted granted Critical
Publication of CN100438480C publication Critical patent/CN100438480C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Data Exchanges In Wide-Area Networks (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

一种缓存管理系统与方法,包括输入接口模块(1),输出接口模块(3),数据转发通道(5),共享缓存模块(2),缓存管理模块(4),所述缓存管理模块(4)包括计数器(41),用于计数器(41)的值对应的共享缓存模块(2)的缓存单元被分配出去时,计数器(41)的值改变,对应下一个缓存管理模块(4)的缓存地址;同时,缓存管理模块(4)根据计数器(41)的值对缓存单元中的数据进行有效性检查。其简化控制逻辑,提高可靠性,用较少的硬件逻辑资源,实现简单的缓存管理方式。

Description

一种缓存管理系统与方法
技术领域
本发明涉及通信领域,特别是涉及一种在存储-转发式交换系统中的缓存管理系统与方法。
背景技术
一般地,在存储-转发式交换网络系统中,从外部端口进入系统的数据帧经输入接口模块存储到共享缓存(RAM)模块的缓存单元,而缓存管理模块通过缓存地址指针管理共享缓存模块的缓存单元;然后,数据帧的主体始终保存在共享缓存模块的缓存单元中,只有缓存地址指针在系统中传递;直到转发指令下达到输出接口模块,再由输出接口模块根据缓存地址指针把数据帧从共享缓存模块的缓存单元中读出并发送到外部端口。
在上述过程中,“将数据帧存入共享缓存模块”和“将数据帧从共享缓存模块中读出”时,为了操作方便,通常的做法是根据数据帧的大小将共享缓存模块划分成许多小的缓存单元,每个缓存单元可以存一个、多个或者一定数目的数据帧,每个缓存单元都对应一个缓存地址指针,相应地,利用缓存管理模块对这些缓存地址指针进行管理,并负责将缓存地址指针对应的空闲缓存单元分配给输入接口模块使用,并从输出接口模块回收使用完的缓存地址指针。
常见的一种缓存管理系统,其以先进先出模块(First In First Out,FIFO),形式管理缓存地址指针,它提供一个用于保存所有缓存地址指针的FIFO模块,FIFO模块由多个FIFO单元组成,每个FIFO单元存储一个缓存地址指针,FIFO单元的数量等于缓存块总数,以保存全部地址指针。如果用RAM实现该FIFO模块,若缓存块总数为2m,则该RAM至少为“m×2m”位(bit),以1M个缓存块为例,1M缓存块需要一个20bit×1M=20Mbits的RAM。
这一系统还包括一个FIFO读地址单元,其指向下一个可用的空闲FIFO缓存地址指针;一个FIFO写地址单元,其指向回收的FIFO缓存地址指针。
当FIFO模块处于“满”状态时,即FIFO模块中所有的缓存地址指针都是空闲缓存指针时,FIFO读地址单元和FIFO写地址单元的值相等。
当系统复位后,FIFO模块中存放全部的空闲缓存地址指针,如图1所示,其中,FIFO读地址指示了第一个可用的空闲缓存块的FIFO地址为0,FIFO写指针指示了回收的指针为0,即处于“满”状态,“读地址”和“写地址”相等。
分配缓存时,从FIFO模块“读地址”单元中读出一个地址指针,FIFO中空闲缓存个数减一;归还缓存时,将归还的缓存指针写入FIFO“写地址”单元中,FIFO模块中空闲缓存个数加一。
如图1所示为处于正常运行过程中的FIFO内容和控制状态,“FIFO读地址”指示下一个将可分配的空闲缓存,其位于FIFO地址指针90单元中,“FIFO写地址”指示回收的地址应写入FIFO地址56的单元中,FIFO中有效空闲缓存数为1M-(90-56)。
但是这种方法有如下的缺点:
缺点一:需要较大的硬件逻辑资源RAM
根据所需RAM资源的公式“m×2m”可知,每个缓存单元所需RAM资源为(m×2m)/2m=m。当缓存单元总数增大时,每个缓存单元消耗的RAM资源也急剧增大。交换系统发展趋势是交换带宽不断提高,所需的缓存不断增大,该方案不适用于缓存单元总数较大的交换系统。
缺点二:控制逻辑复杂,可靠性差
对于具有复杂功能的存储-转发式交换系统,由于输入接口模块众多,并且存在多播和广播的情况,且需要回收缓存地址指针,因此,需要分配缓存地址指针或者需要回收缓存地址指针往往有多个,这就造成FIFO的控制逻辑和缓存管理的设计变得比较复杂。
由于系统本身设计缺陷或受外界干扰(电磁干扰),有的缓存地址指针没有能回收,或者回收了错的缓存地址指针,或者缓存管理模块或者其他模块发生错误,或者由于其他一些未知的原因造成分配出去的缓存块没有被正确回收,就会导致该系统的缓存泄漏,这样会造成缓存泄漏(有的缓存没有被回收)或缓存管理混乱。
缓存泄漏是一种致命的错误,它可能验证降低网络系统的传输效率,增加网络系统的丢包率,严重时可能导致网络瘫痪。
发明内容
本发明的目的在于克服上述缺陷,提供的一种缓存管理系统和方法,其简化控制逻辑,提高可靠性,用较少的硬件逻辑资源,实现简单的缓存管理方式。
为实现本发明目的而提供的一种缓存管理系统,包括输入接口模块,输出接口模块,数据转发通道,共享缓存模块,缓存管理模块,所述缓存管理模块包括:计数器,所述计数器包括高位部分和低位部分,其中,低位部分表示缓存地址指针,高位部分表示缓存地址指针的扩展部分,所述高位部分加上低位部分,作为扩展缓存地址指针;当所述扩展缓存地址指针相对应的缓存地址指针的共享缓存模块的缓存单元被分配出去时,所述扩展缓存地址指针改变,改变后的值对应下一个缓存管理模块的缓存地址,所述计数器(41)的低位部分循环计数;所述缓存管理模块用于当数据转发时,根据所述扩展缓存地址指针检查所述缓存单元中的数据是否被覆盖,若没有被覆盖,则所述缓存地址指针有效,否则所述缓存地址指针无效。所述计数器的低位部分计数值与共享缓存模块中缓存单元的总数相等。所述的计数器为二进制循环计数器;所述的计数器为增1、减1的简单二进制循环计数器。
本发明还提供了一种缓存管理装置,具有缓存管理模块,所述缓存管理模块包括计数器(41),所述计数器(41)包括高位部分和低位部分,其中,低位部分表示缓存地址指针,高位部分表示缓存地址指针的扩展部分,所述高位部分加上低位部分,作为扩展缓存地址指针,当所述扩展缓存地址指针相对应的缓存地址指针的缓存单元被分配出去时,所述扩展缓存地址指针改变,改变后的值对应下一个缓存管理模块的缓存地址,计数器(41)的低位部分循环计数;所述缓存管理模块用于当数据转发时,根据所述扩展缓存地址指针检查所述缓存单元中的数据是否被覆盖,若没有被覆盖,则所述缓存地址指针有效,否则所述缓存地址指针无效。所述的计数器(41)为二进制循环计数器;所述的计数器(41)为增1、减1的简单二进制循环计数器。
本发明还提供了一种缓存管理方法,包括下列步骤:步骤一:输入接口模块从网络接收到数据,从缓存管理模块中获取缓存地址,并将接收到的数据存储到该比址对应的共享缓存模块的缓存单元中;步骤二:缓存管理模块的计数器包括高位部分和低位部分,其中,低位部分表示缓存地址指针,高位部分表示缓存地址指针的扩展部分,所述高位部分加上低位部分,作为扩展缓存地址指针,当所述扩展缓存地址指针相对应的缓存地址指针的缓存单元被分配出去时,所述扩展缓存地址指针改变,改变后的值对应下一个缓存地址,计数器(41)的低位部分循环计数;步骤三:当转发指令通过数据转发通道通知输出接口模块转发数据后,缓存管理模块根据所述扩展缓存地址指针检查所述缓存单元中的数据是否被覆盖,若没有被覆盖则所述缓存地址指针有效,否则所述缓存地址指针无效;所述步骤三还包括下列步骤:步骤1:将输出数据扩展缓存地址指针和当前扩展缓存地址指针进行比较;步骤2:如果当前扩展缓存地址指针与输出数据扩展缓存地址指针的差小于缓存单元总数,则缓存地址指针有效,其对应缓存的数据有效;否则,缓存地址指针无效。步骤四:输出接口模块从所述缓存地址指针有效的缓存单元中读出数据,并发送到外部端口;如果是无效的缓存地址指针,输出接口将不输出数据。所述计数器低位部分的值与共享缓存模块中缓存单元的总数相等。所述的计数器为二进制循环计数器;所述的计数器为增1,减1的简单二进制循环计数器。因此,步骤二中所述的计数器(41)的低位部分循环计数之后还包括下列步骤:步骤A:所述扩展缓存地址指针中的缓存地址指针也循环计数,实现共享缓存模块中的缓存单元循环分配。
本发明的有益效果是:本发明提供了一种应用于包交换网络中网络节点的缓存管理方法,其实现了一种简单的缓存管理方法,可以有效地避免缓存泄漏,其实现简单,成本低,使用资源少,可靠性更高。
附图说明
图1是FIFO形式管理缓存地址指针示意图;
图2是本发明的缓存管理系统结构示意图;
图3是本发明扩展缓存地址指针示意图。
具体实施方式
下面结合附图2、3进一步详细描述本发明的一种缓存管理系统和方法。
本发明的高可靠性缓存管理系统,包括输入接口模块1,输出接口模块3,数据转发通道5,共享缓存模块2和缓存管理模块4。
所述缓存管理模块4包括计数器41,所述的计数器41为2进制计数器。
如图3所示计数器41分为两部分,低位部分表示缓存地址指针,从0开始到共享缓存模块2的缓存单元总数减1,高位部分表示缓存地址指针的扩展部分,也就是最大缓存时间的扩展位数。
低位部分最大计数值加1后等于缓存单元的总数,低位部分循环一圈,就是共享缓存的全部缓存单元全部分配一次,如缓存单元总数为1M时,低位部分就需要20位。
高位部分的位数决定最大缓存时间的扩展倍数,位数越多扩展倍数越大,如果高位部分为n位,那么扩展的缓存时间为(2n-1)×最大扩展时间,如缓存块的总数为1M,每个缓存地址指针确定的缓存单元大小为1Kb,接口速率为10Gbps时,缓存最大时间为100ms。如果高位部分为10位,那么扩展的缓存时间为(210-1)×100ms,即102.3s;如果高位部分为20位,那么扩展的缓存时间为(220-1)×100ms,即104857.5s。
下面结合所述的缓存管理系统进一步详细说明本发明的缓存管理方法:
(一)输入接口模块1从网络接收到数据,从缓存管理模块4中获取缓存地址,并将接收到的数据存储到该地址对应的共享缓存模块2的缓存单元中
当输入接口模块1接收到数据帧并存储到共享缓存模块的存储单元时,缓存管理模块4进行缓存单元分配,缓存管理模块4将循环计数器41的值,即计数器的高位部分加上低位部分,作为扩展缓存地址,其包括高位部分扩展地址和低位部分缓存地址指针,将接收到的数据帧存储到扩展缓存地址的缓存地址指针对应的缓存单元中;
(二)缓存管理模块4的计数器41的值相对应的缓存地址的缓存单元被分配出去,同时计数器41的值改变,对应下一个缓存地址
然后计数器41的值的低位部分增1,计数器低位部分循环计数,因此扩展缓存地址中的缓存地址指针也循环计数,实现共享缓存模块2中的缓存单元循环分配;
(三)当转发指令通过数据转发通道5通知输出接口模块3转发数据后,缓存管理模块4根据计数器41的值对缓存单元中的输出数据进行有效性检查
在系统对数据处理过程中,数据帧的主体将始终保存在共享缓存模块2的缓存单元中,只有扩展缓存地址在系统中传递,直到转发指令下达到输出接口模块3时,再由输出接口模块3根据扩展缓存地址的缓存地址指针把数据从相应的共享缓存的缓存单元中读出并发送到外部端口。
本实施例对输出数据缓存地址指针,即输出接口模块3的扩展缓存地址的缓存地址指针进行有效性检查:将输出数据扩展缓存地址和当前循环计数器41的值,即系统正在分配的扩展缓存地址针进行比较。
如果当前循环计数器41的值与输出数据扩展缓存地址的差小于缓存单元总数,说明该输出数据扩展缓存地址没有被再次分配出去,即缓存地址指针有效,其对应缓存的数据有效。
检查的公式如下,满足下列公式时,就认为数据帧对应的缓存地址指针有效:
当前循环计数器的值减去输出数据扩展缓存地址得到的值小于共享缓存模块的缓存单元总数
(四)输出接口模块3根据有效的输出数据缓存地址指针从相应的共享缓存模块2的缓存单元中读出数据,并发送到外部端口;如果是无效的缓存地址指针,输出接口将不输出数据
数据帧存入缓存单元时,输入接口模块1从数据帧中提取出用于对帧进行转发的信息,与数据帧的扩展缓存地址一起,发送到数据转发通道5,数据转发通道5根据这些信息对数据帧进行转发查找操作,获得数据帧的目的端口。
输出接口模块3收到来自数据转发通道的帧信息后,根据其中携带的扩展缓存地址指针,把数据帧从共享缓存的缓存单元中读出来,发送到外部输出端口。
最大缓存时间是定义的一个时间,其根据缓存能力而定的,当全部缓存以最大速率分配一次的时间为最大缓存时间。
计数器41循环分配一圈的时间后,最小为“最大缓存时间”,缓存重新分配。
当共享缓存达到最大缓存时间时,由于扩展缓存地址指针在系统中传递的时间受转发指令控制,可能会超过共享缓存的最大缓存时间,而由于计数器41低位部分采用循环计数器进行缓存管理,超过共享缓存的最大缓存时间时,对应的缓存地址指针可能再次被分配,造成数据覆盖。
下面对本发明的计数器举一个简单的例子:
计数器的低位部分为22,即00~11,共享缓存模块共有4个存储单元。
数据帧自000开始存入共享缓存单元,存储到000单元,然后计数器增1,继续存入数据,直至011单元;
这时,当前计数器的值循环一次,而000缓存单元的数据已经被转发,001缓存单元中的数据还没有被转发。
计数器循环后,重新开始存入数据,计数器的高位增1,为100,在100缓存单元中存入数据,计数器增1,指向101缓存单元,以101为扩展地址,写入原来001单元中,覆盖原来的数据。
这时,如果输出模块单元要转发001中的数据,则检查数据有效性,即101-001=100,其大于等于最大存储单元个数4,因此其不是有效数据,不予转发。
如果输出接口模块继续转发010中的数据,而这时010单元中的数据还没有被覆盖。则检查数据有效性,即101-010=011,则数据有效,其中的数据被转发出去。
输出接口模块继续转发011中的数据,而这时也没有数据存入缓存单元,计数器的值仍为101,检查数据有效性,即101-011=010,则数据有效,其中的数据被转发出去。
本发明采用循环计数器进行缓存管理,所以缓存地址指针不需要回收。
扩展缓存地址指针的扩展部分引入后,确保至少在扩展最大缓存时间内,可以检测出输出接口模块3中的缓存地址指针的有效性,扩展缓存地址指针的扩展部分引入后,系统传递扩展缓存地址指针时,需额外记录扩展部分,增加硬件资源RAM,如系统传递扩展缓存地址指针使用的单元数等于缓存单元总数,当缓存单元总数为2m,由需要额外的RAM大小为扩展部分bit数×2mbits。以1M个缓存单元为例,扩展部分为10位,1M个缓存块需一个10bit×1M=10Mbits的RAM
本发明简化了缓存管理逻辑控制复杂度,其采用计数器41进行缓存管理,方式简单,而且不用使用复杂容易出错的FIFO控制逻辑,实现高稳定的工作,且对于具有复杂功能的存储-转发式交换系统,如多播数据转发过程中的控制逻辑和缓存管理的设计变得比较简单。
同时,本发明也扩展最大缓存时间,其采用扩展缓存地址指针格式,在输出数据时进行缓存地址指针有效性判断,确保在扩展缓存最大时间内,输出数据有效。而且也可以灵活依据硬件逻辑RAM资源,确定扩展部分位数。如果RAM资源多,可以将扩展部分位数增大;如果RAM资源不多,可以将扩展部分位数减小。
本实施例是为了更好地理解本发明进行的详细的描述,而并不是对本发明所保护的范围的限定,因此,本领域普通技术人员不脱离本发明的主旨情况下,未经创造性劳动而对本发明所做的改变,是在本发明的保护范围内的。

Claims (13)

1.一种缓存管理系统,包括输入接口模块(1),输出接口模块(3),数据转发通道(5),共享缓存模块(2),缓存管理模块(4),其特征在于,所述缓存管理模块(4)包括:
计数器(41),所述计数器(41)包括高位部分和低位部分,其中,低位部分表示缓存地址指针,高位部分表示缓存地址指针的扩展部分,所述高位部分加上低位部分,作为扩展缓存地址指针;当所述扩展缓存地址指针相对应的缓存地址指针的共享缓存模块(2)的缓存单元被分配出去时,所述扩展缓存地址指针改变,改变后的值对应下一个缓存管理模块(4)的缓存地址,所述计数器(41)的低位部分循环计数;
所述缓存管理模块(4)用于当数据转发时,根据所述扩展缓存地址指针检查所述缓存单元中的数据是否被覆盖,若没有被覆盖,则所述缓存地址指针有效,否则所述缓存地址指针无效。
2.根据权利要求1所述的缓存管理系统,其特征在于,所述计数器(41)的低位部分计数值与共享缓存模块(2)中缓存单元的总数相等。
3.根据权利要求1所述的缓存管理系统,其特征在于,所述计数器(41)为二进制循环计数器。
4.根据权利要求3所述的缓存管理系统,其特征在于,所述的计数器(41)为增1、减1的简单二进制循环计数器。
5.一种缓存管理装置,具有缓存管理模块,其特征在于,所述缓存管理模块包括计数器(41),所述计数器(41)包括高位部分和低位部分,其中,低位部分表示缓存地址指针,高位部分表示缓存地址指针的扩展部分,所述高位部分加上低位部分,作为扩展缓存地址指针,当所述扩展缓存地址指针相对应的缓存地址指针的缓存单元被分配出去时,所述扩展缓存地址指针改变,改变后的值对应下一个缓存管理模块的缓存地址,计数器(41)的低位部分循环计数;
所述缓存管理模块用于当数据转发时,根据所述扩展缓存地址指针检查所述缓存单元中的数据是否被覆盖,若没有被覆盖,则所述缓存地址指针有效,否则所述缓存地址指针无效。
6.根据权利要求5所述的缓存管理装置,其特征在于,所述计数器(41)为二进制循环计数器。
7.根据权利要求6所述的缓存管理装置,其特征在于,所述的计数器(41)为增1、减1的简单二进制循环计数器。
8、一种缓存管理方法,其特征在于,包括下列步骤:
步骤一:输入接口模块(1)从网络接收到数据,从缓存管理模块(4)中获取缓存地址,并将接收到的数据存储到该地址对应的共享缓存模块(2)的缓存单元中;
步骤二:缓存管理模块(4)的计数器(41)包括高位部分和低位部分,其中,低位部分表示缓存地址指针,高位部分表示缓存地址指针的扩展部分,所述高位部分加上低位部分,作为扩展缓存地址指针,当所述扩展缓存地址指针相对应的缓存地址指针的缓存单元被分配出去时,所述扩展缓存地址指针改变,改变后的值对应下一个缓存地址,计数器(41)的低位部分循环计数;
步骤三:当转发指令通过数据转发通道(5)通知输出接口模块(3)转发数据后,缓存管理模块(4)根据所述扩展缓存地址指针检查所述缓存单元中的数据是否被覆盖,若没有被覆盖,则所述缓存地址指针有效,否则所述缓存地址指针无效;
步骤四:输出接口模块(3)从所述缓存地址指针有效的缓存单元中读出数据,并发送到外部端口;如果是无效的缓存地址指针,输出接口将不输出数据。
9.根据权利要求8所述的缓存管理方法,其特征在于,所述步骤三中根据所述扩展缓存地址指针检查所述缓存单元中的数据是否被覆盖,若没有被覆盖,则所述缓存地址指针有效,否则所述缓存地址指针无效包括下列步骤:
步骤1:将输出数据扩展缓存地址指针和当前扩展缓存地址指针进行比较;
步骤2:如果当前扩展缓存地址指针与输出数据扩展缓存地址指针的差小于缓存单元总数,则缓存地址指针有效,其对应缓存的数据有效;否则,缓存地址指针无效。
10.根据权利要求8所述的缓存管理方法,其特征在于,所述计数器(41)低位部分的值与共享缓存模块(2)中缓存单元的总数相等。
11.根据权利要求8所述的缓存管理方法,其特征在于,所述计数器(41)为二进制循环计数器。
12.根据权利要求11所述的缓存管理方法,其特征在于,所述的计数器(41)为增1、减1的简单二进制循环计数器。
13.根据权利要求12所述的缓存管理方法,其特征在于,步骤二中所述的计数器(41)的低位部分循环计数之后还包括下列步骤:
步骤A:所述扩展缓存地址指针中的缓存地址指针也循环计数,实现共享缓存模块(2)中的缓存单元循环分配。
CNB2005101233669A 2005-11-23 2005-11-23 一种缓存管理系统与方法 Expired - Fee Related CN100438480C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2005101233669A CN100438480C (zh) 2005-11-23 2005-11-23 一种缓存管理系统与方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2005101233669A CN100438480C (zh) 2005-11-23 2005-11-23 一种缓存管理系统与方法

Publications (2)

Publication Number Publication Date
CN1863132A CN1863132A (zh) 2006-11-15
CN100438480C true CN100438480C (zh) 2008-11-26

Family

ID=37390462

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101233669A Expired - Fee Related CN100438480C (zh) 2005-11-23 2005-11-23 一种缓存管理系统与方法

Country Status (1)

Country Link
CN (1) CN100438480C (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101430663B (zh) * 2007-11-09 2011-11-16 上海奇码数字信息有限公司 缓存管理单元和缓存管理方法
CN101478481B (zh) * 2009-01-07 2011-04-06 成都市华为赛门铁克科技有限公司 缓存管理方法及装置、数据转发系统
CN102097122B (zh) * 2009-12-10 2013-03-27 上海华虹集成电路有限责任公司 一种多通道共享数据缓存区的NAND flash控制器电路
CN102609217B (zh) * 2012-01-13 2015-04-29 从兴技术有限公司 一种io设备的高速存储方法及系统
CN105446699A (zh) * 2015-12-07 2016-03-30 中国电子科技集团公司第十研究所 数据帧队列管理方法
CN109660471B (zh) * 2018-12-14 2022-08-16 锐捷网络股份有限公司 基于fpga的指针回收方法及装置
CN112953853A (zh) * 2021-02-05 2021-06-11 井芯微电子技术(天津)有限公司 共享缓存系统及方法、电子设备及存储介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1035381A (zh) * 1987-10-14 1989-09-06 北方电信有限公司 先进先出(fifo)缓冲控制器
CN1452351A (zh) * 2002-04-17 2003-10-29 华为技术有限公司 以太网交换芯片传输数据过程中缓存的管理和分配方法
US20040025159A1 (en) * 2002-06-25 2004-02-05 Quicksilver Technology, Inc. Hardware task manager
US6845414B2 (en) * 2002-03-15 2005-01-18 Silicon Integrated Systems Corp. Apparatus and method of asynchronous FIFO control
US20050017753A1 (en) * 2003-07-11 2005-01-27 Sony Corporation Scalable gray code counter
US20050180250A1 (en) * 2004-02-13 2005-08-18 International Business Machines Corporation Data packet buffering system with automatic threshold optimization

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1035381A (zh) * 1987-10-14 1989-09-06 北方电信有限公司 先进先出(fifo)缓冲控制器
US6845414B2 (en) * 2002-03-15 2005-01-18 Silicon Integrated Systems Corp. Apparatus and method of asynchronous FIFO control
CN1452351A (zh) * 2002-04-17 2003-10-29 华为技术有限公司 以太网交换芯片传输数据过程中缓存的管理和分配方法
US20040025159A1 (en) * 2002-06-25 2004-02-05 Quicksilver Technology, Inc. Hardware task manager
US20050017753A1 (en) * 2003-07-11 2005-01-27 Sony Corporation Scalable gray code counter
US20050180250A1 (en) * 2004-02-13 2005-08-18 International Business Machines Corporation Data packet buffering system with automatic threshold optimization

Also Published As

Publication number Publication date
CN1863132A (zh) 2006-11-15

Similar Documents

Publication Publication Date Title
CN100438480C (zh) 一种缓存管理系统与方法
EP1192753B1 (en) Method and apparatus for shared buffer packet switching
CN101222428B (zh) 用于在网络结构上发送数据包的方法、系统和硬件
CN102223394B (zh) 用于提供远程直接存储设备访问的方法、服务器
JPH08214000A (ja) Atmネットワークにおけるマルチキャストする方法と装置
CN110109872B (zh) 一种遥感卫星异构数据统一存储管理装置
US5481536A (en) Method for restoring a prescribed sequence for unordered cell streams in ATM switching technology
US20040156362A1 (en) Address learning to enable high speed routing table lookups
CN101281493A (zh) 与非闪存器及其管理方法
CN101478481B (zh) 缓存管理方法及装置、数据转发系统
US9274586B2 (en) Intelligent memory interface
US20060106969A1 (en) Memory controller and method for writing to a memory
US11556263B2 (en) Reconfigurable SSD storage pool
US10782914B2 (en) Buffer systems and methods of operating the same
US6279081B1 (en) System and method for performing memory fetches for an ATM card
CN113259273A (zh) 交换机的控制方法、交换机、计算机设备和存储介质
US20020009094A1 (en) Bit clearing mechanism for an empty list
CN1984042A (zh) 一种缓存地址的管理方法及装置
US7293132B2 (en) Apparatus and method for efficient data storage using a FIFO memory
US7093065B2 (en) Random access memory initialization
CN111857817B (zh) 数据读取方法、数据读取装置及数据读取系统
CN1662894B (zh) 包括时隙总线和若干缓冲器的交换装置
CN101673247A (zh) 内存管理系统与方法
US7116659B2 (en) Data transmission memory
US20070104187A1 (en) Cache-based free address pool

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081126

Termination date: 20181123