CN111857817B - 数据读取方法、数据读取装置及数据读取系统 - Google Patents

数据读取方法、数据读取装置及数据读取系统 Download PDF

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Abstract

本公开涉及一种数据读取方法、数据读取装置及数据读取系统。数据读取方法，包括：响应于接收到数据读取指令，获取所述数据读取指令中包括的要读取的目标数据的地址信息；确定所述地址信息所属的地址分类；将所述数据读取指令发送至存储器中与所述地址分类相对应的存储体，以读取所述目标数据，其中，所述存储器包括多个存储体，每个所述存储体包括地址属于对应地址分类的存储位，所述存储位用于存储数据。这样，处理器可以从多个存储体中同时读取数据，提高了数据读取速率，避免了由于存储器的数据读取频率无法跟上处理器的数据处理频率而导致供给处理器的数据拖延的问题，进而提高了数据的处理速率。

Description

数据读取方法、数据读取装置及数据读取系统
技术领域
本公开涉及信号处理技术领域，具体地，涉及一种数据读取方法、数据读取装置及数据读取系统。
背景技术
单片机(Microcontroller Unit，MCU)整体的运行速率不仅仅受MCU内部处理器的数据处理频率决定，还受程序存储器的数据读取速率影响。示例地，MCU内部处理器的数据处理频率很高为80MHz，程序存储器数据读取速率较低为20MHz，这样，由于程序存储体数据读取速率低，程序存储器的数据读取频率无法跟上处理器的数据处理频率而导致供给处理器的数据拖延，从而会降低MCU整体的运行速率和处理性能。
发明内容
为了克服现有技术中存在的问题，本公开实施例提供一种数据读取方法、数据读取装置及数据读取系统。
为了实现上述目的，本公开实施例第一方面提供一种数据读取方法，包括：
响应于接收到数据读取指令，获取所述数据读取指令中包括的要读取的目标数据的地址信息；
确定所述地址信息所属的地址分类；
将所述数据读取指令发送至存储器中与所述地址分类相对应的存储体，以读取所述目标数据，其中，所述存储器包括多个存储体，每个所述存储体包括地址属于对应地址分类的存储位，所述存储位用于存储数据。
可选地，所述确定所述地址信息所属的地址分类，包括：
确定所述地址信息的最后预设位数的数字所属的数字分组，其中，所述数字分组作为所述地址分类。
可选地，所述存储体与所述数字分组一一对应。
本公开实施例第二方面提供一种数据读取装置，包括：
第一接收单元，被配置为接收数据读取指令，所述数据读取指令包括要读取的目标数据的地址信息；
第一发送单元，被配置为确定所述地址信息所属的地址分类，并将所述数据读取指令发送至存储器中与所述地址分类相对应的存储体，以读取所述目标数据，其中，所述存储器包括多个存储体，每个所述存储体包括地址属于对应地址分类的存储位，所述存储位用于存储数据。
可选地，所述第一发送单元被配置为确定所述地址信息的最后预设位数的数字所属的数字分组，其中，所述数字分组作为所述地址分类。
可选地，所述存储体与所述数字分组一一对应。
本公开实施例第三方面提供数据读取系统，包括：
数据读取装置，该数据读取装置为根据本公开第二方面所述的数据读取装置；
处理器，包括用于发送所述数据读取指令的第二发送单元和用于接收所述目标数据的第二接收单元；其中，所述第二发送单元与所述第一接收单元连接；
存储器，包括多个存储体，每个所述存储体包括地址属于对应地址分类的存储位，所述存储位用于存储数据；其中，所述第一发送单元分别与每个所述存储体连接。
可选地，每个所述存储体还分别与所述第二接收单元连接，存储了所述目标数据的所述存储体用于将所述目标数据传输至所述第二接收单元。
可选地，所述存储器还包括控制芯片，
所述控制芯片，与所述第二发送单元相连，用于获取所述第二发送单元的指令发送频率，并根据所述指令发送频率和所述存储器的数据读取频率，确定所述存储体的数量，其中，所述存储体的数量大于或等于所述指令发送频率与所述数据读取频率的比值。
可选地，所述控制芯片还用于根据所述存储器中地址的历史读取频次信息，确定多个所述存储体中包括的存储位。
通过上述技术方案，根据所接收到的数据读取指令中包括的要读取的目标数据的地址信息，确定该地址信息所属的地址分类，并将该数据读取指令发送至与该地址分类相对应的存储体，以读取数据。其中，该存储器中包括多个存储体，每个存储体包括地址属于对应地址分类的存储位，该存储位用于存储数据。这样，处理器可以从多个存储体中同时读取数据，提高了数据读取速率，避免了由于存储器的读取频率无法跟上处理器的数据处理频率而导致供给处理器的数据拖延的问题，进而提高了数据的处理速率。
本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1是根据一示例性实施例示出的一种数据读取系统的框图。
图2是根据一示例性实施例示出的一种数据读取方法的流程图。
图3是根据另一示例性实施例示出的一种数据读取方法的流程图。
图4是根据一示例性实施例示出的一种数据读取方法的示意图。
图5是根据另一示例性实施例示出的一种数据读取方法的示意图。
图6是根据一示例性实施例示出的一种数据读取装置的框图。
具体实施方式
以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
为了解决上述问题，相关技术中通常是采用提高程序存储器本身的数据传输速度或者通过增加外部数据流水缓存的方法。其中，提高程序存储器自身数据传输速率即是在存储体设计阶段或半导体工艺阶段提高其速率性能；增加外部数据流水缓存即是提前将大批量程序数据从程序存储器中取出，在处理器使用时直接从提前取出的数据中直接查用。
上述提高程序存储器自身数据传输速率的方法需要在设计阶段突破性能设计瓶颈，或者采取高成本的工艺技术实现，使得成本均过高；增加外部数据流水缓存的方式应用范围较为局限，当面临复杂度高的程序和控制处理过程时，缓存的功能不但不能提高MCU处理速度和性能，反而会降低系统速率，同时缓存越大，成本也会越高。
为了提高了MCU整体的运行速率和处理性能，本公开实施例提供一种数据读取方法、数据读取装置及数据读取系统。
请参考图1，图1是根据一示例性实施例示出的一种数据读取系统的框图。如图1所示，该数据读取系统可以包括：数据读取装置10、处理器20和存储器30。其中，数据读取装置10分别与处理器20和存储器30相连，用于根据处理器20发送的数据读取指令，从存储器30中读取出目标数据。
如图1所示，数据读取装置10可以包括第一接收单元101和第一发送单元102，第一接收单元101用于接收数据读取指令，该数据读取指令包括要读取的目标数据的地址信息，第一发送单元102用于确定地址信息所属的地址分类，并将数据读取指令发送至存储器中与地址分类相对应的存储体，以读取目标数据。处理器20可以包括用于发送数据读取指令的第二发送单元201和用于接收目标数据的第二接收单元202，且第二发送单元201与数据读取装置10的第一接收单元101连接。存储器30包括多个存储体301，每个存储体301包括地址属于对应地址分类的存储位，存储位用于存储数据。且数据读取装置10的第一发送单元102与每个存储体301连接。
采用上述技术方案，存储器中包括多个存储体，且每个存储体与地址分类相对应，数据读取装置在接收到处理器发送的数据读取指令时，根据该数据读取指令包括的地址信息，确定该地址信息所属的地址分类，并将该数据读取指令发送至存储器中与地址分类相对应的存储体，以读取目标数据。这样，处理器可以从多个存储体中同时读取数据，提高了数据读取速率，避免了由于存储器的读取频率无法跟上处理器的数据处理频率而导致供给处理器的数据拖延的问题，进而提高了数据的处理速率。
接下来，分别对数据读取系统包括的存储器30和数据读取装置10进行详细说明。首先，对本公开实施例所提供的存储器30进行详细说明。
存储器30可以包括多个存储体301，每个存储体301包括地址属于对应地址分类的存储位，存储位用于存储数据。其中，存储器30中的多个存储体301中包括的存储位是根据实际需求预先确定的。
具体地，存储器30还可以包括控制芯片302，该控制芯片302与处理器20相连，用于获取处理器20的数据处理频率，并根据所获取的数据处理频率和存储器30的数据读取频率，确定该存储器30中包括的存储体301的数量。其中，处理器20的数据处理频率、存储器30的数据读取频率分别是处理器20、储存器30的固有属性，在选定处理器、存储器之后，即可确定出处理器的数据处理频率，以及存储器的数据读取频率。
需要说明的是，处理器20的数据处理频率与处理器20中包括的第二发送单元201的指令发送频率相同，因此，如图1所示，该控制芯片302可以与处理器20中的第二发送单元201连接，以获取该第二发送单元201的指令发送频率，进而根据该指令发送频率和存储器30的数据读取频率，确定出存储体301的数量。
为了保证在单位时间内处理器20需要处理的目标数据平均地存储在上述多个存储体301中，以尽可能地提高存储器30的整体数据读取频率，本公开提供了一种确定存储体301数量的实施方式。在该实施例中，根据所获取到的指令发送频率和存储器30的数据读取频率，确定两者之间的比值，根据两者之间的比值确定存储体301的数量。其中，所确定的存储体301的数量应大于或等于指令发送频率与数据读取频率的比值。示例地，若处理器20的数据处理频率为80MHz，存储器30的数据读取频率20MHz，则可将存储器30划分为四个存储体。
其中，上述所确定的每个存储体301的存储空间可以相同也可以不相同的，但是，该多个存储体301的存储空间与存储器30的存储空间满足以下公式：
其中，C表征存储器的存储空间，ci为第i个存储体的存储空间，N为存储体的数量。
另外，本领域技术人员须知的是，存储器30中包括的多个存储体301中的每个存储体301的数据读取频率与存储器30的数据读取频率相同。这样，在将存储器30划分为多个存储体301时，相应地，该存储器30的数据读取频率会成倍数地增大。示例地，存储器30的数据读取频率为Fs，在将存储器30划分为N个存储体后，该存储器30整体的数据读取频率提高至N*Fs。并且，由于N大于或等于指令发送频率Fs与数据读取频率Fm的比值的整数，这样，存储器30在划分多个存储体301后，其整体的数据读取频率提高至N*Fs，并且N*Fs>＝Fm，因此，提高了存储器整体的数据读取频率以及数据处理性能。
为了使数据读取装置10可以有针对性地将数据读取指令发送至该数据读取指令对应的存储体301，在本公开中，在按照上述方式确定出存储体301的数量之后，可根据预设的存储策略，确定上述多个存储体301中包括的存储位。
其中，该预设的存储策略可以是：根据地址的最后预设位数的数字，将位于不同地址的数据分别存储在多个存储体301中，例如，可以根据地址的奇偶性、3的倍数地址、4的倍数地址等将不同地址上的数据分别存储在不同的存储体301中；示例地，假设存储器30包括两个存储体301，则可以根据地址的奇偶性确定该两个存储体301的存储位。具体地，可以将存储器30中的奇数地址确定为奇数存储体的存储位，将偶数地址确定为偶数存储体的存储位。
该预设的存储策略还可以是：根据存储器30中地址的历史读取频次信息，确定每个存储体301包括的存储位。具体地，根据存储器30中地址的历史读取频次信息，确定该存储器30中的频繁读取地址段和不频繁读取地址段，将多个频繁读取地址段平均地确定为多个存储体301的存储位，以及，将多个不频繁读取地址段平均地确定为多个存储体301的存储位。这样，每一个存储体301包括的频繁读取地址段的数量相同，以及包括的不频繁读取地址段的数量也相同。
示例地，假设存储体301的数量为四个，该四个存储体301存储有一程序，且存储器30的地址位用十六进制表示，根据地址的历史读取频次信息，分别确定出频繁读取地址段为：[00，0F]、[20，2F]、[40，4F]、[60，6F]，不频繁读取地址段为[10，1F]、[30，3F]、[50，5F]、[70，7F]，将频繁读取地址段[00，0F]和不频繁读取地址段[70，7F]确定为存储体A的存储位。将频繁读取地址段[20，2F]和不频繁读取地址段[50，5F]确定为存储体B的存储位。将频繁读取地址段[40，4F]和不频繁读取地址段[30，3F]确定为存储体C的存储位。将频繁读取地址段[60，6F]和不频繁读取地址段[10，1F]确定为存储体D的存储位。
需要说明的是，根据实际应用，上述预设的存储策略还可以是其他的策略，在本公开中并不一一罗列。
在确定出多个存储体301的存储位之后，针对每个存储体均对应有一个地址分类，该一个地址分类可以对应一个或多个数字分组。其中，在根据奇偶性、3的倍数、4的倍数确定存储体的存储位时，一个存储体对应一个地址分类，且一个地址分类对应一个数字分组。在根据地址的历史读取频次信息确定存储体的存储位时，由于一个存储体301中既包括不频繁读取地址段又包括频繁读取地址段，因此，一个地址分类需要对应多个数字分组。例如，参照上文中根据地址的历史读取频次信息确定存储体的存储位的例子，存储体A对应的地址分类包括[00，0F]和[70，7F]两个数字分组，存储体B对应的地址分类包括[20，2F]和[50，5F]两个数字分组，存储体C对应的地址分类包括[40，4F]和[30，3F]两个数字分组，存储体D对应的地址分类包括[60，6F]和[10，1F]两个数字分组。
另外，如图1所示，每个存储体301均与处理器20中的第二接收单元202连接，这样，存储了目标数据的存储体可以将目标数据传输至第二接收单元202。
接下来，参考上文所描述的存储器30，对本公开实施例所提供的数据读取装置10所执行的数据读取方法进行详细说明。
请参考图2，图2是根据一示例性实施例示出的一种数据读取方法的流程图。如图2所示，该数据读取方法可以包括以下步骤：
在步骤21中，响应于接收到数据读取指令，获取数据读取指令中包括的要读取的目标数据的地址信息。
如图1所示，处理器20与数据读取装置10连接，具体地，处理器20中的第二发送单元201与数据读取装置10中的第一接收单元101连接。这样，在处理器20中的第二发送单元201发送数据读取指令时，相应地，数据读取装置10中的第一接收单元101可以接收该数据读取指令，该数据读取指令用于读取存储器30中存储的目标数据，且该数据读取指令中包括要读取的目标数据的地址信息。数据读取装置10中的第一接收单元101响应于接收到数据读取指令，进一步获取数据读取指令中包括的要读取的目标数据的地址信息。其中，该地址信息为存储器30中的地址信息，其可以用二进制、十进制或者十六进制等表示。
在步骤22中，确定地址信息所属的地址分类。
根据上文中对存储器30的描述可知，存储器30中包括的每个存储体301均与一个地址分类相对应，且该存储体301包括地址属于对应地址分类的存储位。因此，在本公开中，在获取到数据读取指令中包括的要读取的目标数据的地址信息时，确定该地址信息所属的地址分类。
具体地，如图3所示，上述步骤22具体包括步骤221。
在步骤221中，确定地址信息的最后预设位数的数字所属的数字分组，其中，数字分组作为地址分类。
在本公开中，数据读取装置10中的第一发送单元102可根据存储器30预设的存储策略，确定地址信息所属的地址分类。示例地，若存储器30预设的存储策略为根据地址的最后预设位数的数字，将位于不同地址的数据分别存储在多个存储体301中，则第一发送单元102在获取到地址信息时，确定该地址信息的最后预设位数的数字所属的数字分组，该数字分组即为地址分类。
示例地，如图4所示，若控制芯片302根据地址的奇偶性将位于不同地址的数据分别存储在不同的存储体301中，则步骤221中的最后预设位数可为最后一位，即，确定地址信息的最后一位的数字所属的数字分组，若确定最后一位的数字为奇数，则确定该地址信息所属的数字分组为奇数组，所对应的地址分类即为奇数地址；若确定最后一位的数字为偶数，则确定该地址信息所属的数字分组为偶数组，所对应的地址分类即为偶数地址。
另外，若控制芯片302根据4的倍数将位于不同地址的数据分别存储在不同的存储体301中，且数据读取指令中包括的目标数据的地址信息是用二进制表示，则步骤221中的最后预设位数可以为最后两位。例如，最后两位的数字为00的属于第一组数字分组，最后两位的数字为01的属于第二组数字分组，最后两位的数字为10的属于第三组数字分组，最后两位的数字为11的属于第四组数字分组。此外，如图5所示，若地址信息是用十六进制表示，则步骤221中的最后预设位数为最后一位。例如，最后一位数字为0、4、8、C的属于第一组数字分组，最后一位数字为1、5、9、D的属于第二组数字分组，最后一位数字为2、6、A、E的属于第三组数字分组，最后一位数字为3、7、B、F的属于第四组数字分组。需要说明的是，在图5中未分别示出每个存储体均会与处理器20中的第二接收单元202连接关系，以及控制芯片302与处理器20中的第二发送单元201连接关系。
需要说明的是，上述所举的例子均是一组数字分组对应一个地址分类，即，数字分组与存储体301一一对应的。
然而，在存储器30预设的存储策略为根据存储器30中地址的历史读取频次信息，确定每个存储体301包括的存储位的实施例中，由于每个存储体301均包括有频繁读取地址段和不频繁读取地址段，即，每个存储体301可能至少与两个数字分组对应。
继续以上文中根据地址的历史读取频次信息确定四个存储体的存储位为例，存储体A所对应的数字分组为[00，0F]和[70，7F]，存储体B所对应的数字分组为[20，2F]和[50，5F]，存储体C所对应的数字分组为[40，4F]和[30，3F]，存储体D所对应的数字分组为[60，6F]和[10，1F]。
在按照所述方式确定出地址信息所属的地址分类之后，执行步骤23。
在步骤23中，将数据读取指令发送至存储器中与地址分类相对应的存储体，以读取目标数据。其中，该存储器包括多个存储体，每个存储体包括地址属于对应地址分类的存储位，该存储位用于存储数据。
由于所确定出的地址分类与存储器中的存储体一一对应，这样，在确定出地址信息所属的地址分类后，即可确定出处理器将要读取的目标数据所位于的存储体。示例地，如图4所示，在确定出地址信息所属的地址分类为奇数地址类时，可确定处理器要读取的目标数据位于奇数存储体中，进而，第一发送单元102可以通过奇数地址线将数据读取指令发送至奇数存储体中，以从奇数存储体中读取出目标数据。
采用上述技术方案，根据所接收到的数据读取指令中包括的要读取的目标数据的地址信息，确定该地址信息所属的地址分类，并将该数据读取指令发送至与该地址分类相对应的存储体，以读取数据。其中，该存储器中包括多个存储体，每个存储体包括地址属于对应地址分类的存储位，该存储位用于存储数据。这样，处理器可以从多个存储体中同时读取数据，提高了数据读取速率，避免了由于存储器的数据读取频率无法跟上处理器的数据处理频率而导致供给处理器的数据拖延的问题，进而提高了数据的处理速率。
另外，本领域技术人员须知的是，每个存储体均会根据所接收到的数据读取指令的先后顺序读取目标数据，并按照所接收的数据读取指令的先后顺序，将读取到的目标数据发送至处理器，以使处理器根据其发出数据读取指令的先后顺序对目标数据进行处理。
基于同一发明构思，本公开还提供一种数据读取装置。请参考图6，图6是根据一示例性实施例示出的一种数据读取装置的框图。如图6所示，该数据读取装置10，可以包括：
第一接收单元101，被配置为接收数据读取指令，所述数据读取指令包括要读取的目标数据的地址信息；
第一发送单元102，被配置为确定所述地址信息所属的地址分类，并将所述数据读取指令发送至存储器中与所述地址分类相对应的存储体，以读取所述目标数据，其中，所述存储器包括多个存储体，每个所述存储体包括地址属于对应地址分类的存储位，所述存储位用于存储数据。
可选地，所述第一发送单元被配置为确定所述地址信息的最后预设位数的数字所属的数字分组，其中，所述数字分组作为所述地址分类。
可选地，所述存储体与所述数字分组一一对应。
关于上述实施例中的装置，其中各个模块执行操作的具体方式已经在有关该方法的实施例中进行了详细描述，此处将不做详细阐述说明。
以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。
此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。

Claims (10)

1.一种数据读取方法，其特征在于，包括：
响应于接收到处理器发送的数据读取指令，获取所述数据读取指令中包括的要读取的目标数据的地址信息；
确定所述地址信息所属的地址分类；
将所述数据读取指令发送至存储器中与所述地址分类相对应的存储体，以读取所述目标数据，其中，所述存储器包括多个存储体，每个所述存储体包括地址属于对应地址分类的存储位，所述存储位用于存储数据；所述存储器还包括控制芯片，所述控制芯片与所述处理器相连，用于获取所述处理器的数据处理频率，并根据所述数据处理频率和所述存储器的数据读取频率，确定所述存储体的数量。
2.根据权利要求1所述的方法，其特征在于，所述确定所述地址信息所属的地址分类，包括：
确定所述地址信息的最后预设位数的数字所属的数字分组，其中，所述数字分组作为所述地址分类。
3.根据权利要求2所述的方法，其特征在于，所述存储体与所述数字分组一一对应。
4.一种数据读取装置，其特征在于，包括：
第一接收单元，被配置为接收处理器发送的数据读取指令，所述数据读取指令包括要读取的目标数据的地址信息；
第一发送单元，被配置为确定所述地址信息所属的地址分类，并将所述数据读取指令发送至存储器中与所述地址分类相对应的存储体，以读取所述目标数据，其中，所述存储器包括多个存储体，每个所述存储体包括地址属于对应地址分类的存储位，所述存储位用于存储数据；所述存储器还包括控制芯片，所述控制芯片与所述处理器相连，用于获取所述处理器的数据处理频率，并根据所述数据处理频率和所述存储器的数据读取频率，确定所述存储体的数量。
5.根据权利要求4所述的装置，其特征在于，所述第一发送单元被配置为确定所述地址信息的最后预设位数的数字所属的数字分组，其中，所述数字分组作为所述地址分类。
6.根据权利要求5所述的装置，其特征在于，所述存储体与所述数字分组一一对应。
7.一种数据读取系统，其特征在于，包括：
数据读取装置，该数据读取装置为根据权利要求4-6中任一项所述的数据读取装置；
处理器，包括用于发送所述数据读取指令的第二发送单元和用于接收所述目标数据的第二接收单元；其中，所述第二发送单元与所述第一接收单元连接；
存储器，包括多个存储体，每个所述存储体包括地址属于对应地址分类的存储位，所述存储位用于存储数据；其中，所述第一发送单元分别与每个所述存储体连接。
8.根据权利要求7所述的系统，其特征在于，每个所述存储体还分别与所述第二接收单元连接，存储了所述目标数据的所述存储体用于将所述目标数据传输至所述第二接收单元。
9.根据权利要求7所述的系统，其特征在于，所述控制芯片，与所述第二发送单元相连，用于获取所述第二发送单元的指令发送频率，并根据所述指令发送频率和所述存储器的数据读取频率，确定所述存储体的数量，其中，所述存储体的数量大于或等于所述指令发送频率与所述数据读取频率的比值。
10.根据权利要求9所述的系统，其特征在于，所述控制芯片还用于根据所述存储器中地址的历史读取频次信息，确定多个所述存储体中包括的存储位。
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