CN102097122B

CN102097122B - 一种多通道共享数据缓存区的NAND flash控制器电路

Info

Publication number: CN102097122B
Application number: CN 200910200245
Authority: CN
Inventors: 迟志刚
Original assignee: Shanghai Huahong Integrated Circuit Co Ltd
Current assignee: Shanghai Huahong Integrated Circuit Co Ltd
Priority date: 2009-12-10
Filing date: 2009-12-10
Publication date: 2013-03-27
Anticipated expiration: 2029-12-10
Also published as: CN102097122A

Abstract

本发明提供一种多通道共享数据缓存区的NAND flash控制器电路，包含主控制器、共享数据缓存区单元和NAND flash接口控制逻辑单元。其中共享数据缓存区单元由数据缓存区、数据缓存区地址列表以及数据缓存区地址FIFO构成。数据缓存区、数据缓存区地址列表和数据缓存区地址FIFO可采用寄存器(flip-flop)、锁存器(latch)、SRAM、或者芯片外SDRAM、DDRSDRAM实现。采用上述共享数据缓存区可减小多通道NAND flash控制器的数据缓存区容量，能够有效降低控制器芯片设计面积，且保证数据传输的时间，满足应用需求。

Description

一种多通道共享数据缓存区的NAND flash控制器电路

技术领域

本发明涉及一种大容量NANDA flash控制器电路，尤其涉及一种多通道共享数据缓存区的NAND flash控制器电路。

技术背景

NAND flash在近几年里得到了突飞猛进的发展，由1位/单元的SLC单层式储存(Single Level Cell)技术发展到了2位/单元甚至3位/单元的MLC多层式储存(Multi Level Cell)技术，同时NAND flash的生产工艺也不断进步。随着技术的发展NAND flash容量不断增大，单位容量的成本也大幅降低。NAND flash相对于磁存储介质有省电、寻道时间短等优点，因此被当作替代现有磁存储介质的最佳选择。NAND flash目前主要应用于U盘、MP3、MP4、数码相机等领域，这类应用需要的数据传输带宽都不是很大，单通道NAND flash控制器的数据传输带宽就能满足应用需求。但当NANDflash应用于固态存储盘(SSD，Solid State Drive)以替代传统硬盘的时候，单通道NAND flash控制器的数据传输带宽就满足不了需求。现有的SSD解决方案都采用增加NAND flash控制器的通道数来增加SSD的数据传输带宽。

图1是一个四通道NAND flash控制器的示意图。它由主控器(100)、四个数据缓存区(110-113)和四个通道的NAND flash接口控制逻辑(120-123)组成。四个NAND flash存储器组(130-133)连接在这个NAND flash控制器上。

在数据传输的过程中，主控制器依次将数据写入个通道的NAND flash存储器或依次将数据从各通道读出。各通道同时将数据并行写入flash或者并行将数据从NAND flash存储器读出。主控制器和数据缓存区间的带宽为单通道且为数据缓存区和NAND flash接口控制逻辑间带宽的4倍。此种控制器芯片的面积较大。

发明内容

本发明目的提供一种多通道共享数据缓存区的NAND flash控制器电路，该电路采用共享数据缓存区以减小多通道NAND flash控制器的数据缓存区的容量，能够有效降低控制器芯片设计面积，且保证数据传输的时间。

本发明涉及一种多通道共享数据缓存区的NAND flash控制器电路，包含主控制器、共享数据缓存区单元和NAND flash接口控制逻辑单元。其中，共享数据缓存区单元由数据缓存区、数据缓存区地址列表以及数据缓存区地址FIFO构成。

主控制器，用于控制命令发送及数据传输；

数据缓存区，用于缓存主控制器和NAND flash之间传输的数据；

数据缓存区地址列表，用于存放数据缓冲区的可用地址；

数据缓存区地址FIFO，每通道1个，用于记录已存入数据缓存区的数据的地址；

NAND flash接口控制逻辑单元，每通道1个，用于控制NAND flash控制器与NAND flash之间的接口。

数据缓存区、数据缓存区地址列表和数据缓存区地址FIFO可采用寄存器(flip-flop)、锁存器(latch)、SRAM、或者芯片外SDRAM、DDR SDRAM实现。

采用共享数据缓存区，数据在每次写入缓存区时都需分配一个地址，因此需要一个数据缓存区地址列表，地址列表中存放数据缓存区的地址。当数据写入数据缓存区后，数据缓存区地址需记录在一个先入先出缓存区(FIFO)中，当数据从缓存区读出时，先从这个先入先出缓存区(FIFO)中获取读地址，然后将数据从缓存区读出。

数据缓存区地址列表采用先进先出(FIFO)结构，其初始状态为“满”，地址列表的读指针和写指针均放在表首位置。

向缓存区写入数据时，从地址列表中读取一个地址，地址列表的读指针加一；当数据写入缓存区后，该地址需写入某通道的地址FIFO，该地址FIFO的写指针加一。

从缓存区读出数据时，需先从某通道的地址FIFO中读出一个地址，该地址FIFO的读指针加一；当数据从缓存区中读出后，该地址写回到地址列表中，地址列表的写指针加一。

地址列表为空时，表示数据缓存区已满，停止向缓存区写入数据。

共享数据缓存区时，多个NAND flash接口控制逻辑可同时对数据缓存区进行读写。此时需对数据缓存区的带宽进行分时复用，即不同通道可以在一个周期内的不同时间段将数据写入缓存区或者读出缓存区。

数据写入NAND flash时，主控制器将数据写入缓存区。数据写入后，某通道的地址FIFO变为“非空”，该通道从其地址FIFO中取出地址，按该地址从缓存区取出数据并将其写入NAND flash。

数据从NAND flash读出时，通道的接口控制逻辑把数据从NAND flash中读出，按从地址列表取出的地址写入缓存区。数据写入后，该通道的地址FIFO变为“非空”，主控制器从该地址FIFO中取出地址，按该地址从缓存区读出数据。

附图说明

图1独享数据缓存区的多通道NAND flash控制器；

图2共享数据缓存区的多通道NAND flash控制器；

图3a数据缓存区地址列表；

图3b数据缓存区地址FIFO；

图4四通道NAND flash控制器写NAND flash示意图；

图5四通道同时写数据缓存区示意图；

图6四通道同时读数据缓存区示意图；

具体实施方案

根据本发明提供的解决方案，结合各附图选取最佳实施例对发明内容的实施进行描述，图2为本发明提供的共享数据缓存区的多通道NAND flash控制器结构图。

(1)独享数据缓存区时单通道缓存区的大小

当各通道独享数据缓存区时，每个通道数据缓存区的大小由数据在NAND flash上的存储策略决定。数据在NAND flash上的存储策略是指系统如何将逻辑地址连续的数据分配到不同的NAND flash上，数据可以以块(block)、页(page)、扇区(sector)或其它大小为单元而存在不同的NANDflash上。每个通道数据缓存区的大小通常为数据单元的大小。在本发明的实施例中，数据单元为扇区大小为512字节。

(2)共享数据缓存区、数据缓存区地址列表、缓存区地址FIFO的大小

图3a为数据缓存区地址列表示意图，图3b是数据缓存区地址FIFO示意图。

如附图4中所示，为四通道共享缓存区的NAND flash控制器在进行写操作时主控制器和各通道NAND flash接口控制逻辑的操作情况。tP为单通道连续传输一页(page)数据时需要的时间。当主控制器将通道0到通道3的数据依次写入数据缓存区后，通道0到通道3先后开始将数据从数据缓存区读出并写入NAND flash。在通道3开始传输数据以前，数据缓存区的内数据不断增多。在通道3开始传输数据后，四个通道同时从数据缓存区读取数据，数据缓存区的数据量达到动态平衡。因此在通道3开始传输数据的时刻(0.75tP)，数据缓存区内的数据量达到最多，这时的数据量即为数据缓存区的大小。如果设通道数为N，则数据缓存区的大小为：

(M为一次从数据缓存区申请的数据空间的大小)，地址列表的深度为：

地址FIFO的深度为：

M不能太大，也不能太小。M太大，数据缓存区会太大。M太小，则地址列表和地址FIFO太大。在具体选择时，需权衡数据缓存区、缓存区地址列表及缓存区地址FIFO的大小。本发明所举实施例中，M为32字节，数据缓存区大小为896字节，地址列表深度为28，地址FIFO深度为16。

(3)数据缓存区、地址列表、地址FIFO的实现方式

数据缓存区、数据缓存区地址列表和数据缓存区地址FIFO可以用寄存器(flip-flop)、锁存器(latch)、SRAM，或者芯片外的SDRAM、DDR SDRAM实现。本实施例中数据缓存区采用双端口的SRAM(two-port SRAM)实现。SRAM的两个端口可以独立地进行读写操作。SRAM两个端口的数据位宽为4字节。地址列表、地址FIFO采用寄存器实现。地址列表和地址FIFO的位宽均为5位(bit)。

(4)数据缓存区的数据并行存取

本发明所列举的四通道NAND flash控制器中，主控器和数据缓存区的数据位宽为32位(bit)，NAND flash接口的数据位宽为8。整个芯片采用一个时钟。将连续的四个时钟周期按先后次序分为T₀，T₁，T₂和T₃。通道0在T₀访问数据缓存区，通道1在T₁访问数据缓存区，通道2在T₂访问数据缓存区，通道3在T₃访问数据缓存区。在读NAND flash时，每个通道每四个时钟周期将从NAND flash接口接收到的4字节数据组合后写入数据缓存区，如附图5中所示。在写NAND flash时，每个通道每四个时钟周期从数据缓存区读出32位数据，然后分拆成4个字节从NAND flash接口依次传送出去，如附图6中所示。

(5)通道的数据传输开始点(限于读NAND flash的操作情形)

读NAND flash时，各通道的NAND flash几乎同时收到命令和地址，因而几乎同时准备好数据。但各通道不能同时开始从NAND flash到数据缓存区的数据传输，而是相互之间开始的时间有一定的间隔，这个间隔为

在本发明的实例中，若通道0先开始数据传输，通道1在1/4tP后开始数据传输，通道2在在1/2tP后开始数据传输，通道3在3/4tP后开始数据传输。

这个数据间隔可以由系统中的固件(firmware)来控制，也可以由硬件实现。硬件实现的一个方法是：当所有通道都没有数据传输时第一个收到数据传输命令的通道马上开始数据传输，第二个收到数据传输命令的通道在第一个通道开始数据传输后开始数据传输，以此类推。

(6)读NAND flash操作的具体步骤及方案

以四通道NAND flash控制器为例进行说明：

a、主控制器向四个通道依次发送读NAND flash指令和地址；

b、当主控制器检测到NAND flash已经准备好数据，通知NAND flash接口控制逻辑；

c、如果地址列表“非空”，NAND flash接口控制逻辑即进行如下操作：

(1)NAND flash接口控制逻辑从地址列表读取一个地址，地址列表的读指针加1。NAND flash接口控制逻辑将从NAND flash中读出的数据写入缓存区，共传输32字节。

(2)传输完32字节后，NAND flash接口控制逻辑将从地址列表读出的地址写入地址FIFO，地址FIFO的写指针加1。NAND flash接口控制逻辑从地址列表申请新的地址，重复(1)中的操作，直至512字节传输完毕。

(3)如果该通道内下一个读命令的数据已经准备好，同时地址FIFO“非满”且地址列表“非空”，NAND flash接口控制逻辑将重复(1)、(2)。

d、只要任一通道的地址FIFO“非空”，主控制器进行如下操作：

(1)主控制器按照读取顺序从一个通道的地址FIFO读出地址并按照此地址从缓存区读出数据，共32字节。

(2)当32字节传输完毕，地址FIFO的读指针加1。主控制器将从地址FIFO读出的地址写入地址列表，地址列表的指针加1。如果地址FIFO仍为“非空”，主控器重复(1)中操作，直至512字节传输完毕。

(3)当前通道的512字节传输完毕后，主控制器切换到下一个通道。若新通道的地址FIFO“非空”，主控制器将重复(1)、(2)中的操作。

(4)主控制器重复(1)、(2)、(3)步骤直至所有通道的地址FIFO为空。

e、重复a～d直至读NAND flash的数据全部传输完毕。

(7)写NAND flash操作的具体步骤及方案

以四通道的NAND flash控制器为例说明：

a、主控制器向四个通道依次发送写NAND flash指令和地址。

b、若地址列表“非空”，主控制器进行如下操作：

(1)主控制器从地址列表读取一个地址，地址列表的读指针加1。主控制器将数据写入缓存区，共32字节。

(2)32字节传输完毕后，主控制器将从地址列表读出的地址写入相应的地址FIFO，地址FIFO写指针加1。主控制器重复(1)，直至512字节传输完毕。

(3)主控制器切换到下一个通道，重复(1)、(2)。

c、若地址FIFO“非空”，相关的通道进行如下操作：

(1)NAND flash接口控制逻辑从地址FIFO读取一个地址，并按照此地址从缓存区读出数据写入NAND flash，共32字节。

(2)当32字节传输完毕，地址FIFO的读指针加1。NAND flash接口控制逻辑将从地址FIFO读出的地址写入地址列表，地址列表的指针加1。如果地址FIFO仍为“非空”，NAND flash接口控制逻辑重复(1)中操作，直至512字节传输完毕。

d、任一通道传输完一页(Page)的数据，主控制器向该相关的NANDflash发送写操作的第二个命令。

e、重复a～d直至写NAND flash的数据全部传输完毕。

Claims

1.一种多通道共享数据缓存区的NAND flash控制器电路，包含主控制器、共享数据缓存区单元及NAND flash接口控制逻辑单元，共享数据缓存区单元由数据缓存区、数据缓存区地址列表以及数据缓存区地址FIFO构成，主控制器与共享数据缓存区单元连双向通信连接，共享数据缓存区单元与多通道NAND flash接口控制逻辑单元双向通信连接，其特征在于多个NANDflash接口控制逻辑单元同时对数据缓存区进行读写。

2.如权利要求1所述的一种多通道共享数据缓存区的NAND flash控制器电路，其特征在于：所述数据缓存区单元为寄存器或锁存器或SRAM且能进行同时读写操作。

3.如权利要求1所述的一种多通道共享数据缓存区的NAND flash控制器电路，其特征在于：所述数据缓存区的大小最小为

N为通道数，M为一次从数据缓存区申请的数据空间的大小。

4.如权利要求1所述的一种多通道共享数据缓存区的NAND flash控制器电路，其特征在于：所述数据缓存区地址列表为先进先出的存储结构，初始状态为满。

5.如权利要求1所述的一种多通道共享数据缓存区的NAND flash控制器电路，其特征在于：所述数据缓存区地址FIFO采用先进先出的存储结构。

6.如权利要求1所述的一种多通道共享数据缓存区的NAND flash控制器电路，其特征在于：所述控制器电路从NAND flash读数据时，各通道从NANDflash到数据缓存区的数据传输相互之间的间隔为tP是单通道连续传输一页数据需要的时间，M为一次从数据缓存区申请的数据空间的大小。

7.如权利要求1所述的一种多通道共享数据缓存区的NAND flash控制器电路，其特征在于：所述NAND flash接口控制逻辑单元采用分时复用方式与数据缓冲区进行数据读写。

8.如权利要求1所述的一种多通道共享数据缓存区的NAND flash控制器电路，其特征在于：所述数据缓存区地址FIFO每通道1个。