CN115116513A - 数据处理电路及设备 - Google Patents

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CN115116513A CN202110296073.XA CN202110296073A CN115116513A CN 115116513 A CN115116513 A CN 115116513A CN 202110296073 A CN202110296073 A CN 202110296073A CN 115116513 A CN115116513 A CN 115116513A
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Abstract

本申请实施例提供一种数据处理电路及设备，该电路包括：第一存储组201和第二存储组202，写入电路203，通过其包括的一个写入输入缓存电路2031从写入总线206接收存储数据，通过第一读写总线207向第一存储组201写入存储数据，通过第二读写总线208向第二存储组202写入存储数据；读取电路204，通过第一读写总线207从第一存储组201读取存储数据，通过第二读写总线208从第二存储组202读取存储数据，通过其包括的一个读取输出缓存电路2041向读取总线205发送存储数据。本申请实施例的每个写入电路中包括一个写入输入缓存电路，每个读取电路中包括一个读取输出缓存电路，可以减小电路尺寸。

Description

数据处理电路及设备
技术领域
本申请实施例涉及集成电路技术领域，尤其涉及一种数据处理电路及设备。
背景技术
在存储器中，通过存储阵列存储数据，存储器中的存储阵列可以为一个或多个。其中一种常用的存储器可以为DRAM(dynamic random access memory，动态随机存取存储器)，DRAM为一种内存。为了提高DRAM的读写效率，在DDR(double data rate，双倍速率)DRAM中，其内部的存储阵列通常划分为若干BG(bank group，分组)，不同BG之间进行交叉读写。与每个BG相连接的数据线路需要在中心区域进行合并，合并之后的数据线路共用一个数据总线，以实现数据的读取。
然而，上述方案中的中心区域的电路尺寸较大。
发明内容
本申请实施例提供一种数据处理电路及设备，可以解决当前中心区域的电路尺寸较大的问题。
第一方面，本申请实施例提供一种数据处理电路，该数据处理电路包括：
第一存储组和第二存储组；
写入电路，包括一个写入输入缓存电路，通过所述写入输入缓存电路从写入总线接收存储数据，通过第一读写总线向所述第一存储组写入所述存储数据，通过第二读写总线向所述第二存储组写入所述存储数据；
读取电路，包括一个读取输出缓存电路，通过所述第一读写总线从所述第一存储组读取所述存储数据，通过所述第二读写总线从所述第二存储组读取所述存储数据，通过所述读取输出缓存电路向读取总线发送所述存储数据。
可选地，所述写入电路还包括：
写入控制电路，分别与所述写入输入缓存电路、第一写入输出缓存电路、第二写入输出缓存电路连接，将所述写入输入缓存电路发送的所述存储数据发送给所述第一写入输出缓存电路或所述第二写入输出缓存电路；
第一写入输出缓存电路，与所述第一存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第一存储组；
第二写入输出缓存电路，与所述第二存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第二存储组。
可选地，所述写入输入缓存电路通过第一控制信号接收所述存储数据，所述第一控制信号的频率与写入所述存储数据的时钟频率相同。
可选地，所述第一写入输出缓存电路通过第二控制信号将所述存储数据写入所述第一存储组中，所述第二写入输出缓存电路通过第三控制信号将所述存储数据写入所述第二存储组中，所述第二控制信号的频率与所述第三控制信号的频率为所述第一控制信号的频率的一半，所述第二控制信号的下降沿和所述第三控制信号的下降沿交替出现。
可选地，所述读取电路包括：
第一读取输入缓存电路，与所述第一存储组连接，从所述第一存储组读取所述存储数据；
第二读取输入缓存电路，与所述第二存储组连接，从所述第二存储组读取所述存储数据；
读取控制电路，分别与所述第一读取输入缓存电路、第二读取输入缓存电路连接，将所述第一读取输入缓存电路或所述第二读取输入缓存电路发送的所述存储数据发送给所述读取输出缓存电路。
可选地，所述第一读取输入缓存电路通过第四控制信号读取所述存储数据，所述第二读取输入缓存电路通过第五控制信号读取所述存储数据，所述第四控制信号的频率和所述第五控制信号的频率相同，所述第四控制信号中的下降沿和所述第五控制信号中的下降沿交替出现。
可选地，所述读取输出缓存电路通过第六控制信号将所述存储数据发送给所述读取总线，所述第六控制信号的频率是所述第四控制信号的频率的两倍。
可选地，所述第一读写总线和所述第二读写总线交叉排列。
可选地，所述第一读写总线包括多个比特的第一子总线，所述第二读写总线包括多个比特的第二子总线，同一比特对应的所述第一子总线和所述第二子总线延伸至同一高度之后，分别与所述第一存储组、所述第二存储组连接。
可选地，所述写入电路和所述读取电路在第一直线上并列设置，所述第一存储组和所述第二存储组在第二直线上并列设置，所述第一直线和所述第二直线平行。
可选地，所述写入电路和所述读取电路所在的第一区域、所述第一存储组和所述第二存储组所在的第二区域在第三直线上并列设置，所述第三直线和所述第一直线垂直。
可选地，所述第一存储组和所述第二存储组的数据读写时间不同，所述第一存储组和所述第二存储组的数据读写逻辑相同。
第二方面，本申请实施例提供一种存储器，包括：
两个上述第一方面的数据处理电路，两个所述数据处理电路中的写入电路与同一写入总线连接，两个所述数据处理电路中的读取电路与同一读取总线连接。
可选地，所述存储器为双倍速率的动态随机存取存储器DDR DRAM。
可选地，两个所述数据处理电路中的所述写入电路和所述读取电路位于中心区域，其中一个所述数据处理电路中的所述第一存储组和所述第二存储组位于所述中心区域的一侧，另一个所述数据处理电路中的所述第一存储组和所述第二存储组位于所述中心区域的另一侧。
第三方面，本申请实施例提供一种存储器，包括：第二方面的存储器。
本申请实施例所提供了一种数据处理电路及设备，其中，数据处理电路包括：第一存储组和第二存储组；写入电路，包括一个写入输入缓存电路，通过所述写入输入缓存电路从写入总线接收存储数据，通过第一读写总线向所述第一存储组写入所述存储数据，通过第二读写总线向所述第二存储组写入所述存储数据；读取电路，包括一个读取输出缓存电路，通过所述第一读写总线从所述第一存储组读取所述存储数据，通过所述第二读写总线从所述第二存储组读取所述存储数据，通过所述读取输出缓存电路向读取总线发送所述存储数据。本申请实施例的每个写入电路中包括一个写入输入缓存电路，每个读取电路中包括一个读取输出缓存电路，由于写入电路和读取电路位于中心区域，从而可以减小中心区域的电路尺寸。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对本申请实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1示例性示出了现有技术中的一种存储器DDR DRAM的结构示意图；
图2、图3示例性示出了本申请实施例提供的两种数据处理电路的结构示意图；
图4示例性示出了本申请实施例提供的第一读写总线、第二读写总线的排列示意图；
图5、图6示例性示出了本申请实施例提供的两种数据处理电路的结构示意图；
图7示例性示出了本申请实施例提供的一种数据写入过程的时序图；
图8至图11示例性示出了本申请实施例提供的四种存储器的结构图；
图12示例性示出了本申请实施例提供的半锁存器的电路结构示意图；
图13示例性示出了本申请实施例提供的全锁存器的电路结构示意图；
图14、图15示例性示出了本申请实施例提供的数据处理电路的两种具体结构示意图。
具体实施方式
为使本申请的目的、实施方式和优点更加清楚，下面将结合本申请示例性实施例中的附图，对本申请示例性实施方式进行清楚、完整地描述，显然，所描述的示例性实施例仅是本申请一部分实施例，而不是全部的实施例。
基于本申请描述的示例性实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请所附权利要求保护的范围。此外，虽然本申请中公开内容按照示范性一个或几个实例来介绍，但应理解，可以就这些公开内容的各个方面也可以单独构成一个完整实施方式。
需要说明的是，本申请中对于术语的简要说明，仅是为了方便理解接下来描述的实施方式，而不是意图限定本申请的实施方式。除非另有说明，这些术语应当按照其普通和通常的含义理解。
本申请中说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”等是用于区别类似或同类的对象或实体，而不必然意味着限定特定的顺序或先后次序，除非另外注明(Unless otherwise indicated)。应该理解这样使用的用语在适当情况下可以互换，例如能够根据本申请实施例图示或描述中给出那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖但不排他的包含，例如，包含了一系列组件的产品或设备不必限于清楚地列出的那些组件，而是可包括没有清楚地列出的或对于这些产品或设备固有的其它组件。
本申请实施例可以应用于数据存取场景中，例如，将存储数据写入存储器或从存储器中读取存储数据。其中，本申请实施例中的存储器是内存。
图1示例性示出了现有技术中的一种存储器DDR DRAM的结构示意图。参照图1所示，DDR DRAM包括四个用于存储数据的BG：BG0、BG1、BG2和BG3。其中，BG0和BG1并列设置在一排中，BG2和BG3并列设置在另一排中，BG0和BG1所在的排与BG2和BG3所在的排平行。
此外，上述两列之间存在一个中心区域100，中心区域100中的电路用于控制向各个BG中写入存储数据和从各个BG中读取存储数据。在中心区域100中存在四个电路：写入电路101、写入电路103、读取电路102和读取电路104。
其中，写入电路101用于将写入总线106中的存储数据写入BG0和BG1，写入电路103用于将写入总线106中的存储数据写入BG2和BG3，读取电路102用于将从BG0和BG1中读取的存储数据发送给读取总线105，读取电路104用于将从BG2和BG3中读取的存储数据发送给读取总线105。
上述写入总线106中的存储数据是从DQ(data queue，数据队列)中获取的存储数据。
对于上述写入电路101，其中包括写入输入缓存电路1013和写入输入缓存电路1016、写入控制电路1012和写入控制电路1015、写入输出缓存电路1011和写入输出缓存电路1014。
可以看出，写入输入缓存电路1013、写入控制电路1012、写入输出缓存电路1011用于向BG0中写入存储数据，写入输入缓存电路1016、写入控制电路1015、写入输出缓存电路1014用于向BG1中写入存储数据。
其中，写入输入缓存电路1013一端与写入总线106连接，另一端与写入控制电路1012连接，用于将从写入总线106中获取的存储数据发送给写入控制电路1012。
写入控制电路1012的一端与上述写入输入缓存电路1013连接，另一端与写入输出缓存电路1011连接，用于将从写入输入缓存电路1013中接收的存储数据发送给写入输出缓存电路1011。
写入输出缓存电路1011的一端与上述写入控制电路1012连接，另一端与BG0连接，用于将从写入控制电路1012接收的存储数据发送给BG0。
同理，写入输入缓存电路1016一端与写入总线106连接，另一端与写入控制电路1015连接，用于将从写入总线106接收的存储数据发送给写入控制电路1015。
写入控制电路1015的一端与上述写入输入缓存电路1016连接，另一端与写入输出缓存电路1014连接，用于将从写入输入缓存电路1016接收的存储数据发送给写入输出缓存电路1014。
写入输出缓存电路1014的一端与上述写入控制电路1015连接，另一端与BG1连接，用于将从写入控制电路1015接收的存储数据发送给BG1。
可以理解的是，对于写入电路103，其结构与写入电路101相同，区别在于写入电路103中的两个写入输出缓存电路分别与BG2、BG3连接，用于将存储数据写入BG2和BG3中。
对于上述读取电路102，其中包括读取输出缓存电路1023和读取输出缓存电路1026、读取控制电路1022和读取控制电路1025、读取输入缓存电路1021和读取输入缓存电路1024。
可以看出，读取输入缓存电路1021、读取控制电路1022、读取输出缓存电路1023用于从BG0中读取存储数据，读取输入缓存电路1024、读取控制电路1025、读取输出缓存电路1026用于从BG1中读取存储数据。
其中，读取输入缓存电路1021一端与BG0连接，另一端与读取控制电路1022连接，用于将从BG0中读取的存储数据发送给读取控制电路1022。
读取控制电路1022的一端与上述读取输入缓存电路1021连接，另一端与读取输出缓存电路1023连接，用于将从读取输入缓存电路1021中接收的存储数据发送给读取输出缓存电路1023。
读取输出缓存电路1023的一端与上述读取控制电路1022连接，另一端与读取总线105连接，用于将从读取控制电路1022中接收的存储数据发送给读取总线105。
同理，读取输入缓存电路1024一端与BG1连接，另一端与读取控制电路1025连接，用于将从BG1中读取的存储数据发送给读取控制电路1025。
读取控制电路1025的一端与上述读取输入缓存电路1024连接，另一端与读取输出缓存电路1026连接，用于将从读取输入缓存电路1024中接收的存储数据发送给读取输出缓存电路1026。
读取输出缓存电路1026的一端与上述读取控制电路1025连接，另一端与读取总线105连接，用于将从读取控制电路1025中接收的存储数据发送给读取总线105。
可以理解的是，对于读取电路104，其结构与读取电路102相同，区别在于读取电路104中的两个读取输入缓存电路分别与BG2、BG3连接，用于将BG2和BG3中的存储数据发送给读取总线105。
然而，上述存储器的中心区域100的电路尺寸较大。
为了解决上述问题，申请人对上述电路进行研究之后发现，向BG0和BG1中写入存储数据的过程是交替进行的，两者的写入时间不同，从而两者之间不存在写入冲突。此外，向BG0和BG1中读取存储数据的过程也是交替进行的，两者的读取时间不同，从而两者之间不存在读取冲突。同理，BG2和BG3也不存在写入冲突和读取冲突。
基于上述发现，本申请实施例可以进行以下至少一种电路合并：BG0和BG1对应的写入输入缓存电路的合并、BG0和BG1对应的写入控制电路的合并、BG0和BG1对应的读取输出缓存电路的合并、BG0和BG1对应的读取控制电路的合并、BG2和BG3对应的写入输入缓存电路的合并、BG2和BG3对应的写入控制电路的合并、BG2和BG3对应的读取输出缓存电路的合并、BG2和BG3对应的读取控制电路的合并。如此，合并之后的中心区域的电路尺寸可以减小。
下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
图2和图3示例性示出了本申请实施例提供的两种数据处理电路的结构示意图。参照图2和图3所示，上述数据处理电路主要包括：
第一存储组201和第二存储组202；写入电路203，写入电路203中包括一个写入输入缓存电路2031，写入电路203通过写入输入缓存电路2031从写入总线206接收存储数据，写入电路203通过第一读写总线207向第一存储组201写入存储数据，写入电路203通过第二读写总线208向第二存储组202写入存储数据；读取电路204，读取电路204中包括一个读取输出缓存电路2041，读取电路204通过第一读写总线207从第一存储组201中读取存储数据，读取电路204通过第二读写总线208从第二存储组202读取存储数据，读取电路204通过读取输出缓存电路2041向读取总线205发送存储数据。
其中，第一存储组201和第二存储组202的数据读写时间不同。上述第一存储组201和第二存储组202是交替存储数据的两个存储组，同时，也是交替写入存储数据的两个存储组，即向第一存储组201和第二存储组202中交替写入存储数据，从第一存储组201和第二存储组202中交替读取存储数据。此外，第一存储组201和第二存储组202的数据读写逻辑相同，从而可以将第一存储组201和第二存储组202的写入电路进行合并，将第一存储组201和第二存储组202的读取电路进行合并。例如，当上述第一存储组201为图1中的BG0时，第二存储组202为BG1；当上述第一存储组201为图1中的BG2时，第二存储组202为BG3。
从图2中可以看出，上述写入电路203中包括：写入输入缓存电路2031、第一写入控制电路2032、第二写入控制电路2034、第一写入输出缓存电路2033和第二写入输出缓存电路2035。
其中，写入输入缓存电路2031，分别与写入总线206、第一写入控制电路2032、第二写入控制电路2034连接，用于将从写入总线206中获取的存储数据发送给第一写入控制电路2032、第二写入控制电路2034。
第一写入控制电路2032，分别与写入输入缓存电路2031、第一写入输出缓存电路2033连接，用于将写入输入缓存电路2031发送的存储数据发送给第一写入输出缓存电路2033。
第二写入控制电路2034，分别与写入输入缓存电路2031、第二写入输出缓存电路2035连接，用于将写入输入缓存电路2031发送的存储数据发送给第二写入输出缓存电路2035。第一写入输出缓存电路2033，分别与第一写入控制电路2032、第一存储组201连接，将第一写入控制电路2032发送的存储数据发送给第一存储组201。
第二写入输出缓存电路2035，分别与第二写入控制电路2034、第二存储组202连接，将第二写入控制电路2034发送的存储数据发送给第二存储组202。
其中，第一写入输出缓存电路2033与第一存储组201通过第一读写总线207连接，第二写入输出缓存电路2035与第二存储组202通过第二读写总线208连接。本申请实施例可以通过图2中的写入输入缓存电路2031、第一写入控制电路2032、第一写入输出缓存电路2033，将写入总线206中的存储数据写入到第一存储组201中，通过写入输入缓存电路2031、第二写入控制电路2034、第二写入输出缓存电路2035将写入总线206中的存储数据写入到第二存储组202中。
从图2中可以看出，上述读取电路204中包括：读取输出缓存电路2041、第一读取控制电路2042、第二读取控制电路2044、第一读取输入缓存电路2043和第二读取输入缓存电路2045。
其中，第一读取输入缓存电路2043，分别与第一存储组201、第一读取控制电路2042连接，用于将从第一存储组201中获取的存储数据发送给第一读取控制电路2042。
第二读取输入缓存电路2045，分别与第二存储组202、第二读取控制电路2044连接，用于将从第二存储组202中获取的存储数据发送给第二读取控制电路2044。
第一读取控制电路2042，分别与第一读取输入缓存电路2043、读取输出缓存电路2041连接，用于将从第一读取输入缓存电路2043获取的存储数据发送给读取输出缓存电路2041。
第二读取控制电路2044，分别与第二读取输入缓存电路2045、读取输出缓存电路2041连接，用于将从第二读取输入缓存电路2045获取的存储数据发送给读取输出缓存电路2041。
读取输出缓存电路2041，分别与第一读取控制电路2042、第二读取控制电路2044、读取总线205连接，用于将从第一读取控制电路2042、第二读取控制电路2044中获取的存储数据，发送给读取总线205。
其中，第一读取输入缓存电路2043和第一存储组201之间通过第一读写总线207连接，第二读取输入缓存电路2045和第二存储组202之间通过第二读写总线208连接。本申请实施例可以通过图2中的第一读取输入缓存电路2043、第一读取控制电路2042、读取输出缓存电路2041，将第一存储组201中的存储数据读取到读取总线205上，可以通过第二读取输入缓存电路2045、第二读取控制电路2044、读取输出缓存电路2041，将第二存储组202中的存储数据读取到读取总线205上。
从图3中可以看出，写入电路203中包括：写入输入缓存电路2031、写入控制电路2036、第一写入输出缓存电路2033和第二写入输出缓存电路2035。
其中，写入输入缓存电路2031，分别与写入总线206、写入控制电路2036连接，用于将从写入总线206中获取的存储数据发送给写入控制电路2036。
写入控制电路2036，分别与写入输入缓存电路2031、第一写入输出缓存电路2033、第二写入输出缓存电路连接2035，用于将写入输入缓存电路2031发送的存储数据发送给第一写入输出缓存电路2033或第二写入输出缓存电路2035。
第一写入输出缓存电路2033，与第一存储组201连接，将写入控制电路2036发送的存储数据发送给第一存储组201。
第二写入输出缓存电路2035，与第二存储组202连接，将写入控制电路2036发送的存储数据发送给第二存储组202。
本申请实施例可以通过图3中的写入输入缓存电路2031、写入控制电路2036、第一写入输出缓存电路2033，将写入总线206上的存储数据写入到第一存储组201中，可以通过写入输入缓存电路2031、写入控制电路2036、第二写入输出缓存电路2035，将写入总线206上的存储数据写入到第二存储组202中。可选地，图2或3中的写入输入缓存电路2031通过第一控制信号接收存储数据，该第一控制信号的频率与写入存储数据的时钟频率相同。
上述写入输入缓存电路2031在从写入总线206上接收存储数据的过程中，需要依赖于第一控制信号的频率，第一控制信号的频率即为第一控制信号接收存储数据的频率。例如第一控制信号可以为一时钟信号，在每一个时钟信号的上升沿或下降沿将写入总线206上的存储数据转移到写入输入缓存电路2031。
可以理解的是，当第一控制信号的频率大于写入存储数据的时钟频率时，写入输入缓存电路2031在部分时刻无存储数据可接收，浪费写入输入缓存电路2031的资源；当第一控制信号的频率小于写入存储数据的时钟频率时，写入输入缓存电路2031会漏掉部分需要写入的存储数据。本申请实施例可以使第一控制信号的频率与写入存储数据的时钟频率相同，不仅可以节约资源还可以避免遗漏需要写入的存储数据。
可选地，图2或3中的第一写入输出缓存电路2033通过第二控制信号将存储数据写入第一存储组201中，第二写入输出缓存电路2035通过第三控制信号将存储数据写入第二存储组202中，第二控制信号的频率与第三控制信号的频率为第一控制信号的频率的一半，第二控制信号的下降沿和第三控制信号的下降沿交替出现。
可以理解的是，写入电路203用于向第一存储组201和第二存储组202交替写入存储数据，从而第二控制信号的下降沿和第三控制信号的下降沿交替出现。对于图2所示的写入电路203，当第二控制信号的下降沿出现时，第一写入输出缓存电路2033将从第一写入控制电路2032中获取的存储数据写入第一存储组201，当第三控制信号的下降沿出现时，第二写入输出缓存电路2035将从第二写入控制电路2034中获取的存储数据写入第二存储组202。应当注意的是，控制信号的下降沿驱动并不构成对驱动方式的限定，在一些实施例中也可以使用上升沿驱动或者电平驱动。
对于图3所示的写入电路203，当第二控制信号的下降沿出现时，第一写入输出缓存电路2033将从写入控制电路2036中获取的存储数据写入第一存储组201，当第三控制信号的下降沿出现时，第二写入输出缓存电路2035将从写入控制电路2036中获取的存储数据写入第二存储组202。
此外，第二控制信号和第三控制信号的下降沿的到达频率为第一控制信号的频率的一半，也就是写入存储数据的时钟频率的一半，如此，可以将写入总线206上的存储数据均匀、交替写入第一存储组201和第二存储组202。例如，按照如下顺序向第一存储组201和第二存储组202写入存储数据：第一存储组201-第二存储组202-第一存储组201-第二存储组202-…-第一存储组201-第二存储组202，如此循环。
从图3中可以看出，上述读取电路204中包括：读取输出缓存电路2041、读取控制电路2046、第一读取输入缓存电路2043和第二读取输入缓存电路2045。
其中，第一读取输入缓存电路2043，与第一存储组201连接，用于从第一存储组201读取存储数据。
第二读取输入缓存电路2045，与第二存储组202连接，用于从第二存储组202读取存储数据。
读取控制电路2046，分别与第一读取输入缓存电路2043、第二读取输入缓存电路2045连接，用于将第一读取输入缓存电路2043或第二读取输入缓存电路2045发送的存储数据发送给读取输出缓存电路2041。
读取输出缓存电路2041，分别与读取控制电路2046、读取总线205连接，用于将从读取控制电路2046中获取的存储数据发送给读取总线205。
其中，第一读取输入缓存电路2043和第一存储组201之间通过第一读写总线207连接，第二读取输入缓存电路2045和第二存储组202之间通过第二读写总线208连接。本申请实施例可以通过读取电路204中的读取输出缓存电路2041、读取控制电路2046、第一读取输入缓存电路2043，从第一存储组201中读取存储数据到读取总线205中，通过读取电路204中的读取输出缓存电路2041、读取控制电路2046、第二读取输入缓存电路2045，从第二存储组202中读取存储数据到读取总线205中。
需要说明的是，图1中的写入控制电路1012、写入控制电路1015、读取控制电路1022、读取控制电路1025中的数据的时间间隔均相同，例如，可以为5纳秒，图3中的写入控制电路2036、读取控制电路2046中的数据间隔均为图1中的写入控制电路1012的一半，例如，为2.5纳秒。
上述图3中的读取总线205、写入总线206、第一读写总线207、第二读写总线208的比特数可以根据实际应用场景选定。图14示例性示出了本申请实施例提供的一种数据处理电路的具体结构示意图。从图14中可以看出，当读取总线205、写入总线206均为36(即[35:0])比特时，第一读写总线207、第二读写总线208可以为72(即[71:0])比特。如此，对于同一存储组，可以同时进行写入和读取。例如，在通过写入总线206、第一读写总线207的[35：0]比特向第一存储组201写入数据的同时，还可以通过读取总线205、第一读写总线207的[71：36]比特从第一存储组201中读取数据。需要说明的是，图14中的数据处理电路可以由多个子电路构成，例如，由9个子电路构成，每个子电路的结构与图14中的电路结构相同，但每个子电路的写入总线206和读取总线205均为4(即[3:0])比特，第一读写总线207和第二读写总线208均为8(即[7:0])比特，并且所有子电路中的第一存储组相同，所有子电路中的第二存储组相同。
可选地，图2或3中的第一读取输入缓存电路2043通过第四控制信号读取存储数据，第二读取输入缓存电路2045通过第五控制信号读取存储数据，第四控制信号的频率和第五控制信号的频率相同，第四控制信号中的下降沿和第五控制信号中的下降沿交替出现。
可以理解的是，读取电路204用于从第一存储组201和第二存储组202中交替读取存储数据，从而第四控制信号的下降沿和第五控制信号的下降沿交替出现。当第四控制信号的下降沿出现时，第一读取输入缓存电路2043从第一存储组201中读取存储数据，当第五控制信号的下降沿出现时，第二读取输入缓存电路2045从第二存储组202中读取存储数据。
此外，第四控制信号和第五控制信号的下降沿的到达频率相同，如此，可以从第一存储组201和第二存储组202中均匀、交替读取存储数据。例如，按照如下顺序从第一存储组201和第二存储组202中读取存储数据：第一存储组201-第二存储组202-第一存储组201-第二存储组202-…-第一存储组201-第二存储组202，如此循环。
可选地，图2或3中的读取输出缓存电路2041通过第六控制信号将存储数据发送给读取总线205，第六控制信号的频率是第四控制信号的频率的两倍。
其中，第六控制信号的频率为第六控制信号中下降沿的到达频率，第六控制信号的下降沿到达时，读取输出缓存电路2041将存储数据发送给读取总线205。由于读取输出缓存电路2041不仅要将第一读取输入缓存电路2043从第一存储组201中读取的存储数据发送给读取总线205上，还需要将第二读取输入缓存电路2045从第二存储组202中读取的存储数据发送到读取总线205上，从而第六控制信号的频率是第四控制信号频率的两倍。
当第四控制信号和第五控制信号的下降沿交替进行时，读取输出缓存电路2041可以将第一存储组201中的存储数据和第二存储组202中的存储数据交替发送到读取总线205上。
可选地，第一读写总线207和第二读写总线208交叉排列，第一读写总线207包括多个比特的第一子总线，所述第二读写总线208包括多个比特的第二子总线，同一比特对应的第一子总线和第二子总线延伸至同一高度之后，分别与第一存储组201、第二存储组202连接。
在实际应用中，多个比特的第一子总线可以实现对第一存储组201的多比特并行读取或多比特并行写入，多个比特的第二子总线可以实现对第二存储组202的多比特并行读取或多比特并行写入。图4示例性示出了本申请实施例提供的第一读写总线、第二读写总线的排列示意图。如图4所示，第一读写总线207包括5个比特的第一子总线：b11、b12、b13、b14和b15，第二读写总线包括5个比特的第二子总线：b21、b22、b23、b24和b25，其中，b11和b21为同一比特，b12和b22为同一比特，b13和b23为同一比特，b14和b24为同一比特，b15和b25为同一比特。可以看出，b11和b21延伸至同一高度后，b11与第一存储组201连接，b12与第二存储组202连接，以此类推。
从图4中可以看出，上述第一读写总线207中包括的第一子总线和第二读写总线208中包括的第二子总线之间交叉排列。
本申请实施例通过上述读写总线的排列方式可以使同一比特的第一子总线和第二子总线共享一个横向线道，有助于减少线道数量，进而减小数据处理电路的尺寸。
可选地，写入电路203和读取电路204在第一直线上并列设置，第一存储组201和第二存储组202在第二直线上并列设置，第一直线和第二直线平行。
需要说明的是，第一直线和第二直线互相平行但不重合，如此，可以方便写入电路203和第一存储组201之间的线路连接、写入电路203和第二存储组202之间的线路连接、读取电路204和第一存储组201之间的线路连接、读取电路204和第二存储组202之间的线路连接。
可选地，写入电路203和读取电路204所在的第一区域、第一存储组201和第二存储组202所在的第二区域在第三直线上并列设置，第三直线和第一直线垂直。
可以理解的是，当第三直线和第一直线垂直，第一直线和第二直线平行时，可以使写入电路、读取电路、第一存储组和第二存储组构成一个近似矩形，有助于尽量减小电路的尺寸。
上文详细说明了在写入过程中，通过一个写入电路对第一存储组和第二存储组进行数据写入的原理，下面再详细说明通过两个写入电路对第一存储组和第二存储组进行数据写入的原理。
图5或图6示例性示出了本申请实施例提供的第三种数据处理电路的结构示意图。参照图5或图6所示，该数据处理电路主要包括：
第一存储组301和第二存储组302；两个写入电路303和304，写入电路303包括一个写入输入缓存电路3031，写入电路304包括一个写入输入缓存电路3041，写入电路303和304分别通过写入输入缓存电路3031和3041从同一写入总线306接收存储数据，通过第一读写总线307向第一存储组301写入存储数据，通过第二读写总线308向第二存储组302写入存储数据；两个写入输入缓存电路3031和3041采用的控制信号的频率均为写入总线306写入存储数据的时钟频率的一半，且下降沿交替出现。
其中，第一存储组301和第二存储组302的详细说明，可以参照第一存储组201和第二存储组202的详细说明，在此不再赘述。
从图5中可以看出，上述写入电路303中包括：写入输入缓存电路3031、第一写入控制电路3032、第二写入控制电路3034、第一写入输出缓存电路3033和第二写入输出缓存电路3035。
其中，写入输入缓存电路3031，分别与写入总线306、第一写入控制电路3032、第二写入控制电路3034连接，用于将从写入总线306中获取的存储数据发送给第一写入控制电路3032、第二写入控制电路3034。
第一写入控制电路3032，分别与写入输入缓存电路3031、第一写入输出缓存电路3033连接，用于将写入输入缓存电路3031发送的存储数据发送给第一写入输出缓存电路3033。
第二写入控制电路3034，分别与写入输入缓存电路3031、第二写入输出缓存电路3035连接，用于将写入输入缓存电路3031发送的存储数据发送给第二写入输出缓存电路3035。
第一写入输出缓存电路3033，分别与第一写入控制电路3032、第一存储组301连接，将第一写入控制电路3032发送的存储数据发送给第一存储组301。
第二写入输出缓存电路3035，分别与第二写入控制电路3034、第二存储组302连接，将第二写入控制电路3034发送的存储数据发送给第二存储组302。
其中，第一写入输出缓存电路3033与第一存储组301通过第一读写总线307连接，第二写入输出缓存电路3035与第二存储组302通过第二读写总线308连接。本申请实施例可以通过图5中的写入输入缓存电路3031、第一写入控制电路3032、第一写入输出缓存电路3033，将写入总线306中的存储数据写入到第一存储组301中，通过写入电路303中的写入输入缓存电路3031、第二写入控制电路3034、第二写入输出缓存电路3035将写入总线306中的存储数据写入到第二存储组302中。
写入电路304的结构与303相同，在此不再赘述。
本申请实施例可以通过图5中的第一支路(写入输入缓存电路3031、第一写入控制电路3032、第一写入输出缓存电路3033构成的电路)，以及，第二支路(写入输入缓存电路3041、第一写入控制电路3042、第一写入输出缓存电路3043构成的电路)，将写入总线306中的存储数据并行写入到第一存储组301中，通过图5中的第三支路(写入输入缓存电路3031、第二写入控制电路3034、第二写入输出缓存电路3035构成的电路)，以及，第四支路(写入输入缓存电路3041、第二写入控制电路3044、第二写入输出缓存电路3045构成的电路)，将写入总线306中的存储数据并行写入到第二存储组302中。
如图5所示，第一支路和第二支路共两条支路做并行写入，在一些实施例中，还可以有四条支路或八条支路做并行写入，写入支路的个数可以根据写入总线306的位数来确定，这里并不做限制。
从图6中可以看出，写入电路303包括：写入输入缓存电路3031、写入控制电路3036、第一写入输出缓存电路3033和第二写入输出缓存电路3035。
写入输入缓存电路3031，分别与写入总线306、写入控制电路3036连接，用于将从写入总线306中获取的存储数据发送给写入控制电路3036。
写入控制电路3036，与自身写入电路303中的写入输入缓存电路3031、自身写入电路303中的第一写入输出缓存电路3033、自身写入电路303中的第二写入输出缓存电路3035连接，用于将写入输入缓存电路3031发送的存储数据发送给第一写入输出缓存电路3033或第二写入输出缓存电路3035。
第一写入输出缓存电路3033，与第一存储组301连接，用于将写入控制电路3036发送的存储数据发送给第一存储组301。
第二写入输出缓存电路3035，与第二存储组302连接，用于将写入控制电路3036发送的存储数据发送给第二存储组302。
同理，写入电路304的结构与写入电路303的结构相同，在此不再赘述。
本申请实施例可以通过图6中的第一支路(写入输入缓存电路3031、写入控制电路3036、第一写入输出缓存电路3033构成的电路)，以及，第二支路(写入输入缓存电路3041、写入控制电路3046、第一写入输出缓存电路3043构成的电路)，将写入总线306中的存储数据并行写入到第一存储组301中，通过图6中的第三支路(写入输入缓存电路3031、写入控制电路3036、第二写入输出缓存电路3035构成的电路)，以及，第四支路(写入输入缓存电路3041、写入控制电路3046、第二写入输出缓存电路3045构成的电路)，将写入总线306中的存储数据并行写入到第二存储组302中。
如图6所示，第一支路和第二支路共两条支路做并行写入，在一些实施例中，还可以有四条支路或八条支路做并行写入，写入支路的个数可以根据写入总线306的位数来确定，这里并不做限制。
需要说明的是，图1中的写入控制电路1012、写入控制电路1015、读取控制电路1022、读取控制电路1025中的数据的时间间隔均相同，例如，可以为5纳秒，图6中的写入控制电路3036、3046中的数据间隔均为图1中的写入控制电路1012的一半，例如，为2.5纳秒。
上述图6中的写入总线306、第一读写总线307、第二读写总线308的比特数(即位数)可以根据实际应用场景选定。图15示例性示出了本申请实施例提供的另一种数据处理电路的具体结构示意图。从图15中可以看出，当写入总线306为4(即[3:0])比特时，第一读写总线307、第二读写总线308可以为8(即[7:0])比特。如此，可以将写入总线306上的先后两个4比特，分别通过第一读写总线307的[3:0]比特和[7:4]比特同时写入到第一存储组201，或，可以将写入总线306上的先后两个4比特，分别通过第二读写总线308的[3:0]比特和[7:4]比特同时写入到第二存储组202。
从图15中还可以看出，对于第一存储组201，写入电路303可以用于向第一存储组201写入4(即[3:0])比特，写入电路304可以用于向第一存储组201写入4(即[7:4])比特。同理，对于第二存储组202，写入电路303可以用于向第二存储组202写入4(即[3:0])比特，写入电路304可以用于向第二存储组202写入4(即[7:4])比特。
图15中包括两个写入电路。在实际应用中，还可以数据处理电路还可以包括两个以上的写入电路，其连接方式与图15所示的连接方式相同。例如，当写入总线306为36(即[35:0])比特时，第一读写总线307、第二读写总线可以为72(即[71:0])比特，从而其包括的写入电路为18个，即包括9组图15所示的数据处理电路。
可选地，图5或图6中的两个写入电路303、304中的第一写入输出缓存电路3033、3043采用相同的第二控制信号，两个写入电路303、304中的第二写入输出缓存电路3035、3045采用相同的第三控制信号，第二控制信号和第三控制信号的频率均为写入存储数据的时钟频率的四分之一，第二控制信号的下降沿和第三控制信号的下降沿交替出现。
图7示例性示出了本申请实施例提供的一种时序图，图7是图6的数据处理电路对应的时序图。从图7中可以看出，两个写入电路303、304的写入输入缓存电路3031和3041采用的控制信号的频率，均为写入总线306写入存储数据的时钟频率的一半，即：写入输入缓存电路3031的下降沿的出现频率、写入输入缓存电路3041的下降沿的出现频率是写入存储数据的频率的一半。此外，还可以看出，写入输入缓存电路3031的下降沿和写入输入缓存电路3041的下降沿交替出现。
在t1时刻，由于写入输入缓存电路3031的控制信号的一个下降沿到达，从而写入控制电路3036将当前接收到的存储数据d1输出。在t2时刻，由于写入输入缓存电路3041的控制信号的一个下降沿到达，从而写入控制电路3046将当前接收到的存储数据d2输出。同时，在t2时刻，由于第一写入输出缓存电路3033的控制信号的一个下降沿到达，从而第一写入输出缓存电路3033将写入控制电路3036输出的存储数据d1写入第一存储组301中。同时，在t2时刻，由于第一写入输出缓存电路3043的控制信号的一个下降沿到达，从而第一写入输出缓存电路3043将写入控制电路3046输出的存储数据d2写入到第二存储组302中。可以看出，通过上述过程实现了将不同时刻的存储数据d1和d2在同一时刻t2写入到第一存储组301中。
同理，在t3时刻，由于写入输入缓存电路3031的控制信号的一个下降沿到达，从而写入控制电路3036将当前接收到的存储数据d3输出。在t4时刻，由于写入输入缓存电路3041的控制信号的一个下降沿到达，从而写入控制电路3046将当前接收到的存储数据d4输出。同时，在t4时刻，由于第二写入输出缓存电路3035的控制信号的一个下降沿到达，从而第二写入输出缓存电路3035将写入控制电路3036输出的存储数据d3写入第二存储组302中。同时，在t4时刻，由于第二写入输出缓存电路3045的控制信号的一个下降沿到达，从而第二写入输出缓存电路3045将写入控制电路3046输出的存储数据d4写入到第二存储组302中。可以看出，通过上述过程实现了将不同时刻的存储数据d3和d4在同一时刻t4写入到第二存储组302中。
当图6中的写入总线为4比特时，上述图7中的存储数据d1、d2、d3和d4可以均为4比特，d1为向第一存储组301写入的[3:0]比特，d2为向第一存储组301写入的[7:4]比特，d3为向第二存储组302写入的[3:0]比特，d4为向第二存储组302写入的[7:4]比特。
可选地，参照图6中，两个写入电路303、304中的写入控制电路3036、3046采用的控制信号的频率、与写入输入缓存电路3031、3041采用的控制信号的频率相同。如此，可以同步的接收写入输入缓存电路3031、3041发送的存储数据，避免存储数据丢失。
可选地，其中一个写入电路中的第一写入输出缓存电路和第二写入输出缓存电路均采用全锁存器，另一个写入电路中的第一写入输出缓存电路和第二写入输出缓存电路均采用半锁存器。写入电路中的写入控制电路以列地址选通之间的时间延迟控制数据写入，列地址选通之间的时间延迟包括四个时钟周期。
其中，锁存器(Latch)是一种对脉冲电平或上升沿或下降沿敏感的存储单元电路，用于进行数据缓存。在本申请实施例中，写入输入缓存电路、第一写入输出缓存电路、第二写入输出缓存电路、第一读取输入缓存电路、第二读取输入缓存电路、读取输出缓存电路均为锁存器。
在本公开实施例中，对于写入电路，写入总线306中的存储数据在时间上串行，为了实现将串行的存储数据同时写入到第一存储组301或同时写入到第二存储组302中，先接收到存储数据的写入电路需要等待后接收到存储数据的写入电路，从而先接收到存储数据的写入电路中的第一写入输出缓存电路、第二写入输出缓存电路可以采用全锁存器，后接收到存储数据的写入电路中的第一写入输出缓存电路、第二写入输出缓存电路可以采用半锁存器。由于全锁存器对存储数据的缓存时长比半锁存器对存储数据的缓存时长长，从而可以使两个接收存储数据时间不同的写入电路，同时将存储数据写入，实现了串转并的数据写入过程。
图12、图13示例性示出了本申请实施例提供的半锁存器和全锁存器的电路结构示意图。如图12和13所示，全锁存器是由两个半锁存器串联得到的，D为数据输入端口，CK和CKB为互补时钟端口，Q和QB为数据输出端口。
可选地，第一读写总线和所述第二读写总线交叉排列。
可选地，第一读写总线包括多个比特的第一子总线，所述第二读写总线包括多个比特的第二子总线，同一比特对应的所述第一子总线和所述第二子总线延伸至同一高度之后，分别与所述第一存储组、所述第二存储组连接。
可选地，两个写入电路在第一直线上并列设置，所述第一存储组和所述第二存储组在第二直线上并列设置，所述第一直线和所述第二直线平行。
需要说明的是，第一直线和第二直线互相平行但不重合，如此，可以方便写入电路和第一存储组之间的线路连接、写入电路和第二存储组之间的线路连接。
可选地，两个所述写入电路所在的第一区域、所述第一存储组和所述第二存储组所在的第二区域在第三直线上并列设置，所述第三直线和所述第一直线垂直。
可选地，所述第一存储组和所述第二存储组的数据写入时间不同，所述第一存储组和所述第二存储组的数据写入逻辑相同。如此，可以在写入不存在冲突的情况下，将数据写入逻辑相同的第一存储组和第二存储组的写入电路进行合并。
图8至图11示例性示出了本申请实施例提供的四种存储器的结构示意图。参照图8至图11所示，两个数据处理电路中的各写入电路与同一写入总线连接，对于具有读取电路的两个数据处理电路，两个数据处理电路中的各读取电路与同一读取总线连接。
参照图8所示或图9所示，一个数据处理电路401包括：第一存储组BG0、第二存储组BG1、写入电路203和读取电路204，另一个数据处理电路402包括：第一存储组BG2、第二存储组BG3、写入电路209和读取电路210。图8中的两个数据处理电路401和402与图2所示的数据处理电路的结构相同，图9中的两个数据处理电路401和402与图3所示的数据处理电路的结构相同。
当然，图2中的数据处理电路可以和图3中的数据处理电路可以构成一个存储器，即存储器中包括一个图2所示的数据处理电路和一个图3所示的数据处理电路。
参照图10所示或图11所示，一个数据处理电路401包括：第一存储组BG0、第二存储组BG1、写入电路303和写入电路304，另一个数据处理电路402包括：第一存储组BG2、第二存储组BG3、写入电路309和写入电路310。图10中的两个数据处理电路401和402与图5所示的数据处理电路的结构相同，图11中的两个数据处理电路401和402与图6所示的数据处理电路的结构相同。
当然，图5中的数据处理电路可以和图6中的数据处理电路可以构成一个存储器，即存储器中包括一个图5所示的数据处理电路和一个图6所示的数据处理电路。
可选地，上述存储器为双倍速率的动态随机存取存储器DDR DRAM。
可选地，两个数据处理电路中的写入电路位于中心区域，其中一个所述数据处理电路中的所述第一存储组和所述第二存储组位于所述中心区域的一侧，另一个所述数据处理电路中的所述第一存储组和所述第二存储组位于所述中心区域的另一侧。
同理，两个数据处理电路中的读取电路位于中心区域，其中一个所述数据处理电路中的所述第一存储组和所述第二存储组位于所述中心区域的一侧，另一个所述数据处理电路中的所述第一存储组和所述第二存储组位于所述中心区域的另一侧。
如图8或9所示，写入电路203、209、读取电路204、210位于中心区域200中，数据处理电路401中的第一存储组BG0和第二存储组BG1位于中心区域200的上侧，数据处理电路402中的第一存储组BG2和第二存储组BG3位于中心区域200的下侧。
如图10或11所示，写入电路303、304、309、310位于中心区域300中，数据处理电路401中的第一存储组BG0和第二存储组BG1位于中心区域300的上侧，数据处理电路402中的第一存储组BG2和第二存储组BG3位于中心区域300的下侧。如此，方便存储组与读取电路、写入电路之间的线路连接。
在本申请实施例中，还提供一种电子设备，包括上述存储器。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
为了方便解释，已经结合具体的实施方式进行了上述说明。但是，上述示例性的讨论不是意图穷尽或者将实施方式限定到上述公开的具体形式。根据上述的教导，可以得到多种修改和变形。上述实施方式的选择和描述是为了更好的解释原理以及实际的应用，从而使得本领域技术人员更好的使用所述实施方式以及适于具体使用考虑的各种不同的变形的实施方式。

Claims (16)

1.一种数据处理电路，其特征在于，包括：
第一存储组和第二存储组；
写入电路，包括一个写入输入缓存电路，通过所述写入输入缓存电路从写入总线接收存储数据，通过第一读写总线向所述第一存储组写入所述存储数据，通过第二读写总线向所述第二存储组写入所述存储数据；
读取电路，包括一个读取输出缓存电路，通过所述第一读写总线从所述第一存储组读取所述存储数据，通过所述第二读写总线从所述第二存储组读取所述存储数据，通过所述读取输出缓存电路向读取总线发送所述存储数据。
2.根据权利要求1所述的数据处理电路，其特征在于，所述写入电路还包括：
写入控制电路，分别与所述写入输入缓存电路、第一写入输出缓存电路、第二写入输出缓存电路连接，将所述写入输入缓存电路发送的所述存储数据发送给所述第一写入输出缓存电路或所述第二写入输出缓存电路；
第一写入输出缓存电路，与所述第一存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第一存储组；
第二写入输出缓存电路，与所述第二存储组连接，将所述写入控制电路发送的所述存储数据发送给所述第二存储组。
3.根据权利要求2所述的数据处理电路，其特征在于，所述写入输入缓存电路通过第一控制信号接收所述存储数据，所述第一控制信号的频率与写入所述存储数据的时钟频率相同。
4.根据权利要求3所述的数据处理电路，其特征在于，所述第一写入输出缓存电路通过第二控制信号将所述存储数据写入所述第一存储组中，所述第二写入输出缓存电路通过第三控制信号将所述存储数据写入所述第二存储组中，所述第二控制信号的频率与所述第三控制信号的频率为所述第一控制信号的频率的一半，所述第二控制信号的下降沿和所述第三控制信号的下降沿交替出现。
5.根据权利要求1至4任一项所述的数据处理电路，其特征在于，所述读取电路包括：
第一读取输入缓存电路，与所述第一存储组连接，从所述第一存储组读取所述存储数据；
第二读取输入缓存电路，与所述第二存储组连接，从所述第二存储组读取所述存储数据；
读取控制电路，分别与所述第一读取输入缓存电路、所述第二读取输入缓存电路连接，将所述第一读取输入缓存电路或所述第二读取输入缓存电路发送的所述存储数据发送给所述读取输出缓存电路。
6.根据权利要求5所述的数据处理电路，其特征在于，所述第一读取输入缓存电路通过第四控制信号读取所述存储数据，所述第二读取输入缓存电路通过第五控制信号读取所述存储数据，所述第四控制信号的频率和所述第五控制信号的频率相同，所述第四控制信号中的下降沿和所述第五控制信号中的下降沿交替出现。
7.根据权利要求6所述的数据处理电路，其特征在于，所述读取输出缓存电路通过第六控制信号将所述存储数据发送给所述读取总线，所述第六控制信号的频率是所述第四控制信号的频率的两倍。
8.根据权利要求1至4任一项所述的数据处理电路，其特征在于，所述第一读写总线和所述第二读写总线交叉排列。
9.根据权利要求8所述的数据处理电路，其特征在于，所述第一读写总线包括多个比特的第一子总线，所述第二读写总线包括多个比特的第二子总线，同一比特对应的所述第一子总线和所述第二子总线延伸至同一高度之后，分别与所述第一存储组、所述第二存储组连接。
10.根据权利要求1至4任一项所述的数据处理电路，其特征在于，所述写入电路和所述读取电路在第一直线上并列设置，所述第一存储组和所述第二存储组在第二直线上并列设置，所述第一直线和所述第二直线平行。
11.根据权利要求10所述的数据处理电路，其特征在于，所述写入电路和所述读取电路所在的第一区域、所述第一存储组和所述第二存储组所在的第二区域在第三直线上并列设置，所述第三直线和所述第一直线垂直。
12.根据权利要求1至4任一项所述的数据处理电路，其特征在于，所述第一存储组和所述第二存储组的数据读写时间不同，所述第一存储组和所述第二存储组的数据读写逻辑相同。
13.一种存储器，其特征在于，包括两个如权利要求1至12任一项所述的数据处理电路，两个所述数据处理电路中的写入电路与同一写入总线连接，两个所述数据处理电路中的读取电路与同一读取总线连接。
14.根据权利要求13所述的存储器，其特征在于，所述存储器为双倍速率的动态随机存取存储器DDR DRAM。
15.根据权利要求13或14所述的存储器，其特征在于，两个所述数据处理电路中的所述写入电路和所述读取电路位于中心区域，其中一个所述数据处理电路中的所述第一存储组和所述第二存储组位于所述中心区域的一侧，另一个所述数据处理电路中的所述第一存储组和所述第二存储组位于所述中心区域的另一侧。
16.一种电子设备，其特征在于，包括权利要求13至15任一项所述的存储器。
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