KR20220131380A - 데이터 처리 회로 및 기기 - Google Patents

데이터 처리 회로 및 기기 Download PDF

Info

Publication number
KR20220131380A
KR20220131380A KR1020227028078A KR20227028078A KR20220131380A KR 20220131380 A KR20220131380 A KR 20220131380A KR 1020227028078 A KR1020227028078 A KR 1020227028078A KR 20227028078 A KR20227028078 A KR 20227028078A KR 20220131380 A KR20220131380 A KR 20220131380A
Authority
KR
South Korea
Prior art keywords
write
circuit
read
storage group
bus
Prior art date
Application number
KR1020227028078A
Other languages
English (en)
Inventor
제쿤 황
Original Assignee
창신 메모리 테크놀로지즈 아이엔씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN202110296073.XA external-priority patent/CN115116513A/zh
Application filed by 창신 메모리 테크놀로지즈 아이엔씨 filed Critical 창신 메모리 테크놀로지즈 아이엔씨
Publication of KR20220131380A publication Critical patent/KR20220131380A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Dram (AREA)
  • Communication Control (AREA)

Abstract

본 발명의 실시예는 데이터 처리 회로 및 기기를 제공하고, 상기 회로는 제1 저장 그룹(201) 및 제2 저장 그룹(202), 기록 회로(203), 판독 회로(204)를 포함하되, 상기 기록 회로(203)는 이에 포함된 하나의 기록 입력 캐시 회로(2031)를 통해 기록 버스(206)로부터 저장 데이터를 수신하며, 제1 판독 및 기록 버스(207)를 통해 제1 저장 그룹(201)에 저장 데이터를 기록하고, 제2 판독 및 기록 버스(208)를 통해 제2 저장 그룹(202)에 저장 데이터를 기록하며; 상기 판독 회로(204)는 제1 판독 및 기록 버스(207)를 통해 제1 저장 그룹(201)으로부터 저장 데이터를 판독하고, 제2 판독 및 기록 버스(208)를 통해 제2 저장 그룹(202)으로부터 저장 데이터를 판독하며, 이에 포함된 하나의 판독 출력 캐시 회로(2041)를 통해 판독 버스(205)에 저장 데이터를 송신한다. 본 발명의 실시예의 각각의 기록 회로에는 하나의 기록 입력 캐시 회로가 포함되고, 각각의 판독 회로에는 하나의 판독 출력 캐시 회로가 포함되어, 회로 크기를 감소시킬 수 있다.

Description

데이터 처리 회로 및 기기
관련 출원의 상호 참조
본 발명은 2021년 03월 19일 중국 특허국에 제출된, 출원번호가 202110296073.X이고, 출원명칭이 “데이터 처리 회로 및 기기”인 중국특허출원의 우선권을 주장하는 바, 그 모든 내용은 참조로서 본 발명에 인용된다.
기술분야
본 발명은 데이터 처리 회로 및 기기에 관한 것이지만 이에 한정되지 않는다.
메모리에서 메모리 배열을 통해 데이터를 저장하고, 메모리 중의 메모리 배열은 하나 이상일 수 있다. 그 중 일반적으로 사용되는 메모리는 DRAM(dynamic random access memory, 동적 랜덤 액세스 메모리)일 수 있고, DRAM은 내부 기억 장치이다. DRAM의 판독 및 기록 효율을 향상시키기 위해, DDR(double data rate, 더블 데이터 레이트) DRAM에서 내부 메모리 배열은 통상적으로 여러 BG(bank group, 그룹화)로 분할되고, 상이한 BG 사이는 교차로 판독 및 기록을 수행한다. 각각의 BG에 연결된 데이터 라인은 중심 영역에서 병합되어야 하고, 병합된 데이터 라인은 하나의 데이터 버스를 공유하여 데이터의 판독을 구현한다.
그러나, 상기 해결수단에서 중심 영역의 회로 크기는 비교적 크다.
본 발명의 실시예는 제1 저장 그룹 및 제2 저장 그룹, 기록 회로, 판독 회로를 포함하는 데이터 처리 회로 및 기기를 제공하며,
상기 기록 회로는 하나의 기록 입력 캐시 회로를 포함하고, 상기 기록 입력 캐시 회로를 통해 기록 버스로부터 저장 데이터를 수신하며, 제1 판독 및 기록 버스를 통해 상기 제1 저장 그룹에 상기 저장 데이터를 기록하고, 제2 판독 및 기록 버스를 통해 상기 제2 저장 그룹에 상기 저장 데이터를 기록하며;
상기 판독 회로는 하나의 판독 출력 캐시 회로를 포함하고, 상기 제1 판독 및 기록 버스를 통해 상기 제1 저장 그룹으로부터 상기 저장 데이터를 판독하며, 상기 제2 판독 및 기록 버스를 통해 상기 제2 저장 그룹으로부터 상기 저장 데이터를 판독하고, 상기 판독 출력 캐시 회로를 통해 판독 버스에 상기 저장 데이터를 송신한다.
본 발명의 실시예는 또한 2개의 상기 데이터 처리 회로를 포함하는 메모리를 제공하며,
2개의 상기 데이터 처리 회로 중의 기록 회로는 동일한 기록 버스에 연결되고, 2개의 상기 데이터 처리 회로 중의 판독 회로는 동일한 판독 버스에 연결된다.
본 발명의 실시예는 또한 상기 메모리를 포함하는 전자 기기를 제공한다.
본 발명의 실시예는 데이터 처리 회로 및 기기를 제공하고, 여기서 데이터 처리 회로는 제1 저장 그룹 및 제2 저장 그룹, 기록 회로, 판독 회로를 포함하며, 상기 기록 회로는 하나의 기록 입력 캐시 회로를 포함하고, 상기 기록 입력 캐시 회로를 통해 기록 버스로부터 저장 데이터를 수신하며, 제1 판독 및 기록 버스를 통해 상기 제1 저장 그룹에 상기 저장 데이터를 기록하고, 제2 판독 및 기록 버스를 통해 상기 제2 저장 그룹에 상기 저장 데이터를 기록하며; 상기 판독 회로는 하나의 판독 출력 캐시 회로를 포함하고, 상기 제1 판독 및 기록 버스를 통해 상기 제1 저장 그룹으로부터 상기 저장 데이터를 판독하며, 상기 제2 판독 및 기록 버스를 통해 상기 제2 저장 그룹으로부터 상기 저장 데이터를 판독하고, 상기 판독 출력 캐시 회로를 통해 판독 버스에 상기 저장 데이터를 송신한다. 본 발명의 실시예의 각각의 기록 회로에는 하나의 기록 입력 캐시 회로가 포함되고, 각각의 판독 회로에는 하나의 판독 출력 캐시 회로가 포함되며, 기록 회로와 판독 회로는 중심 영역에 위치하기 때문에 중심 영역의 회로 크기를 감소시킬 수 있다.
도 1은 선행기술 중의 메모리인 DDR DRAM의 구조 모식도를 예시적으로 도시한다.
도 2 및 도 3은 본 발명의 실시예에서 제공되는 두 가지 데이터 처리 회로의 구조 모식도를 예시적으로 도시한다.
도 4는 본 발명의 실시예에서 제공되는 제1 판독 및 기록 버스, 제2 판독 및 기록 버스의 배열 모식도를 예시적으로 도시한다.
도 5 및 도 6은 본 발명의 실시예에서 제공되는 두 가지 데이터 처리 회로의 구조 모식도를 예시적으로 도시한다.
도 7은 본 발명의 실시예에서 제공되는 데이터 기록 과정의 타이밍 다이어그램을 예시적으로 도시한다.
도 8 내지 도 11은 본 발명의 실시예에서 제공되는 네 가지 메모리의 구조도를 예시적으로 도시한다.
도 12는 본 발명의 실시예에서 제공되는 하프 래치의 회로 구조 모식도를 예시적으로 도시한다.
도 13은 본 발명의 실시예에서 제공되는 풀 래치의 회로 구조 모식도를 예시적으로 도시한다.
도 14 및 도 15는 본 발명의 실시예에서 제공되는 데이터 처리 회로의 두 가지 구체적인 구조 모식도를 예시적으로 도시한다.
이하, 본 발명의 실시예에 따른 첨부 도면을 참조하여 본 발명의 실시예에 따른 기술적 해결수단을 명확하고 완전하게 설명하되 설명된 실시예는 본 발명의 일부 실시예일 뿐이며 전체 실시예가 아님은 분명하다. 당업자가 진보성 창출에 힘쓸 필요 없이 획득한 모든 다른 실시예들은 전부 본 발명의 보호 범위 내에 속한다.
본 발명의 명세서, 특허청구범위 및 상기 첨부 도면에서의 용어 "제1", "제2" 등은 유사한 객체를 구별하기 위한 것이며, 반드시 특정된 순서 또는 선후 순서를 설명하기 위한 것이 아니다. 이렇게 사용되는 데이터는 적절한 상황에서 서로 교환될 수 있어, 여기에서 설명되는 본 발명의 실시예는 예를 들어 여기에서 도시되거나 설명되는 순서와 다른 순서로 실시될 수 있음을 이해해야 한다.
또한, 용어 "포함", "구비" 및 이들의 임의의 변형은 비배타적인 포함을 포함하는 것으로 의도되며, 예를 들어 일련의 단계 또는 유닛을 포함하는 과정, 방법, 시스템, 제품 또는 기기는 명시적으로 나열된 단계 또는 유닛에 반드시 한정될 필요가 없고, 명시적으로 나열되지 않거나 이러한 과정, 방법, 제품 또는 기기의 고유한 다른 단계 또는 유닛을 포함할 수 있다.
본 발명의 실시예는 데이터 액세스 장면에 적용될 수 있으며, 예를 들어 저장 데이터를 메모리에 기록하거나 메모리로부터 저장 데이터를 판독한다. 여기서, 본 발명의 실시예 중의 메모리는 내부 기억 장치이다.
도 1은 선행기술 중의 메모리인 DDR DRAM의 구조 모식도를 예시적으로 도시한다. 도 1을 참조하면, DDR DRAM은 데이터를 저장하기 위한 4개의 BG, 즉 BG0, BG1, BG2 및 BG3을 포함한다. 여기서, BG0 및 BG1은 한 행에 병렬로 배치되고, BG2 및 BG3은 다른 행에 병렬로 배치되며, BG0 및 BG1이 위치한 행과 BG2 및 BG3이 위치한 행은 평행된다.
또한, 상기 두 열 사이에는 하나의 중심 영역(100)이 있고, 중심 영역(100) 중의 회로는 각 BG에 저장 데이터를 기록하고 각 BG로부터 저장 데이터를 판독하도록 제어하는 데 사용된다. 중심 영역(100)에는 4개의 회로, 즉 기록 회로(101), 기록 회로(103), 판독 회로(102) 및 판독 회로(104)가 있다.
여기서, 기록 회로(101)는 기록 버스(106) 중의 저장 데이터를 BG0 및 BG1에 기록하는 데 사용되고, 기록 회로(103)는 기록 버스(106) 중의 저장 데이터를 BG2 및 BG3에 기록하는 데 사용되며, 판독 회로(102)는 BG0 및 BG1로부터 판독된 저장 데이터를 판독 버스(105)에 송신하는데 사용되고, 판독 회로(104)는 BG2 및 BG3으로부터 판독된 저장 데이터를 판독 버스(105)에 송신하는 데 사용된다.
상기 기록 버스(106) 중의 저장 데이터는 DQ(data queue, 데이터 큐)로부터 획득된 저장 데이터이다.
상기 기록 회로(101)의 경우, 기록 입력 캐시 회로(1013) 및 기록 입력 캐시 회로(1016), 기록 제어 회로(1012) 및 기록 제어 회로(1015), 기록 출력 캐시 회로(1011) 및 기록 출력 캐시 회로(1014)를 포함한다.
볼 수 있다시피, 기록 입력 캐시 회로(1013), 기록 제어 회로(1012), 기록 출력 캐시 회로(1011)는 BG0에 저장 데이터를 기록하는 데 사용되고, 기록 입력 캐시 회로(1016), 기록 제어 회로(1015), 기록 출력 캐시 회로(1014)는 BG1에 저장 데이터를 기록하는 데 사용된다.
여기서, 기록 입력 캐시 회로(1013)의 일단은 기록 버스(106)에 연결되고, 타단은 기록 제어 회로(1012)에 연결되며, 기록 버스(106)로부터 획득된 저장 데이터를 기록 제어 회로(1012)에 송신하는 데 사용된다.
기록 제어 회로(1012)의 일단은 상기 기록 입력 캐시 회로(1013)에 연결되고, 타단은 기록 출력 캐시 회로(1011)에 연결되며, 기록 입력 캐시 회로(1013)로부터 수신된 저장 데이터를 기록 출력 캐시 회로(1011)에 송신하는 데 사용된다.
기록 출력 캐시 회로(1011)의 일단은 상기 기록 제어 회로(1012)에 연결되고, 타단은 BG0에 연결되며, 기록 제어 회로(1012)로부터 수신된 저장 데이터를 BG0에 송신하는 데 사용된다.
이와 같이, 기록 입력 캐시 회로(1016)의 일단은 기록 버스(106)에 연결되고, 타단은 기록 제어 회로(1015)에 연결되며, 기록 버스(106)로부터 수신된 저장 데이터를 기록 제어 회로(1015)에 송신하는 데 사용된다.
기록 제어 회로(1015)의 일단은 상기 기록 입력 캐시 회로(1016)에 연결되고, 타단은 기록 출력 캐시 회로(1014)에 연결되며, 기록 입력 캐시 회로(1016)로부터 수신된 저장 데이터를 기록 출력 캐시 회로(1014)에 송신하는 데 사용된다.
기록 출력 캐시 회로(1014)의 일단은 상기 기록 제어 회로(1015)에 연결되고, 타단은 BG1에 연결되며, 기록 제어 회로(1015)로부터 수신된 저장 데이터를 BG1에 송신하는 데 사용된다.
이해할 수 있는 것은, 기록 회로(103)의 경우, 이의 구조는 기록 회로(101)와 동일하며, 구별점은 기록 회로(103) 중의 2개의 기록 출력 캐시 회로는 각각 BG2 및 BG3에 연결되고, 저장 데이터를 BG2 및 BG3에 기록하는 데 사용된다.
상기 판독 회로(102)의 경우, 판독 출력 캐시 회로(1023) 및 판독 출력 캐시 회로(1026), 판독 제어 회로(1022) 및 판독 제어 회로(1025), 판독 입력 캐시 회로(1021) 및 판독 입력 캐시 회로(1024)를 포함한다.
볼 수 있다시피, 판독 입력 캐시 회로(1021), 판독 제어 회로(1022), 판독 출력 캐시 회로(1023)는 BG0으로부터 저장 데이터를 판독하는 데 사용되고, 판독 입력 캐시 회로(1024), 판독 제어 회로(1025), 판독 출력 캐시 회로(1026)는 BG1로부터 저장 데이터를 판독하는 데 사용된다.
여기서, 판독 입력 캐시 회로(1021)의 일단은 BG0에 연결되고, 타단은 판독 제어 회로(1022)에 연결되며, BG0으로부터 판독된 저장 데이터를 판독 제어 회로(1022)에 송신하는 데 사용된다.
판독 제어 회로(1022)의 일단은 상기 판독 입력 캐시 회로(1021)에 연결되고, 타단은 판독 출력 캐시 회로(1023)에 연결되며, 판독 입력 캐시 회로(1021)로부터 수신된 저장 데이터를 판독 출력 캐시 회로(1023)에 송신하는 데 사용된다.
판독 출력 캐시 회로(1023)의 일단은 상기 판독 제어 회로(1022)에 연결되고, 타단은 판독 버스(105)에 연결되며, 판독 제어 회로(1022)로부터 수신된 저장 데이터를 판독 버스(105)에 송신하는 데 사용된다.
이와 같이, 판독 입력 캐시 회로(1024)의 일단은 BG1에 연결되고, 타단은 판독 제어 회로(1025)에 연결되며, BG1로부터 판독된 저장 데이터를 판독 제어 회로(1025)에 송신하는 데 사용된다.
판독 제어 회로(1025)의 일단은 상기 판독 입력 캐시 회로(1024)에 연결되고, 타단은 판독 출력 캐시 회로(1026)에 연결되며, 판독 입력 캐시 회로(1024)로부터 수신된 저장 데이터를 판독 출력 캐시 회로(1026)에 송신하는 데 사용된다.
판독 출력 캐시 회로(1026)의 일단은 상기 판독 제어 회로(1025)에 연결되고, 타단은 판독 버스(105)에 연결되며, 판독 제어 회로(1025)로부터 수신된 저장 데이터를 판독 버스(105)에 송신하는 데 사용된다.
이해할 수 있는 것은, 판독 회로(104)의 경우, 이의 구조는 판독 회로(102)와 동일하며, 구별점은 판독 회로(104) 중의 2개의 판독 입력 캐시 회로가 각각 BG2 및 BG3에 연결되고, BG2 및 BG3 중의 저장 데이터를 판독 버스(105)에 송신하는 데 사용된다.
그러나, 상기 메모리의 중심 영역(100)의 회로 크기는 비교적 크다.
상기 문제를 해결하기 위해, 출원인은 상기 회로를 연구한 결과, BG0 및 BG1에 저장 데이터를 기록하는 과정은 교대로 수행되고, 양자의 기록 시간은 상이하므로, 양자 사이에는 기록 충돌이 없음을 발견하였다. 또한, BG0 및 BG1에서 저장 데이터를 판독하는 과정도 교대로 수행되고, 양자의 판독 시간은 상이하므로, 양자 사이에는 판독 충돌이 없다. 이와 같이, BG2 및 BG3도 기록 충돌과 판독 충돌이 없다.
상기 발견을 기반으로, 본 발명의 실시예는 BG0 및 BG1에 대응되는 기록 입력 캐시 회로의 병합, BG0 및 BG1에 대응되는 기록 제어 회로의 병합, BG0 및 BG1에 대응되는 판독 출력 캐시 회로의 병합, BG0 및 BG1에 대응되는 판독 제어 회로의 병합, BG2 및 BG3에 대응되는 기록 입력 캐시 회로의 병합, BG2 및 BG3에 대응되는 기록 제어 회로의 병합, BG2 및 BG3에 대응되는 판독 출력 캐시 회로의 병합, BG2 및 BG3에 대응되는 판독 제어 회로의 병합 중 적어도 하나의 회로 병합을 수행할 수 있다. 이로써, 병합된 중심 영역의 회로 크기는 감소될 수 있다.
하기 구체적인 실시예는 조합될 수 있으며, 동일하거나 유사한 개념 또는 과정은 일부 실시예에서 반복하여 설명하지 않을 수 있다. 아래에서는 도면을 결부하여 본 발명의 실시예에 대해 설명할 것이다.
도 2 및 도 3은 본 발명의 실시예에서 제공되는 두 가지 데이터 처리 회로의 구조 모식도를 예시적으로 도시한다. 도 2 및 도 3을 참조하면, 상기 데이터 처리 회로는 주로 제1 저장 그룹(201) 및 제2 저장 그룹(202), 기록 회로(203), 판독 회로(204)를 포함하며,
상기 기록 회로(203)는 하나의 기록 입력 캐시 회로(2031)를 포함하고, 기록 회로(203)는 기록 입력 캐시 회로(2031)를 통해 기록 버스(206)로부터 저장 데이터를 수신하며, 기록 회로(203)는 제1 판독 및 기록 버스(207)를 통해 제1 저장 그룹(201)에 저장 데이터를 기록하고, 기록 회로(203)는 제2 판독 및 기록 버스(208)를 통해 제2 저장 그룹(202)에 저장 데이터를 기록하며; 상기 판독 회로(204)는 하나의 판독 출력 캐시 회로(2041)를 포함하고, 판독 회로(204)는 제1 판독 및 기록 버스(207)를 통해 제1 저장 그룹(201)으로부터 저장 데이터를 판독하며, 판독 회로(204)는 제2 판독 및 기록 버스(208)를 통해 제2 저장 그룹(202)으로부터 저장 데이터를 판독하고, 판독 회로(204)는 판독 출력 캐시 회로(2041)를 통해 판독 버스(205)에 저장 데이터를 송신한다.
여기서, 제1 저장 그룹(201) 및 제2 저장 그룹(202)의 데이터 판독 및 기록 시간은 상이하다. 상기 제1 저장 그룹(201) 및 제2 저장 그룹(202)은 데이터를 교대로 저장하는 2개의 저장 그룹임과 동시에 저장 데이터를 교대로 기록하는 2개의 저장 그룹이며, 즉 제1 저장 그룹(201) 및 제2 저장 그룹(202)에 저장 데이터를 교대로 기록하고, 제1 저장 그룹(201) 및 제2 저장 그룹(202)으로부터 저장 데이터를 교대로 판독한다. 또한, 제1 저장 그룹(201) 및 제2 저장 그룹(202)의 데이터 판독 및 기록 논리는 동일하므로, 제1 저장 그룹(201) 및 제2 저장 그룹(202)의 기록 회로를 병합할 수 있고, 제1 저장 그룹(201) 및 제2 저장 그룹(202)의 판독 회로를 병합할 수 있다. 예를 들어, 상기 제1 저장 그룹(201)이 도 1중의 BG0인 경우, 제2 저장 그룹(202)은 BG1이며; 상기 제1 저장 그룹(201)이 도 1중의 BG2인 경우, 제2 저장 그룹(202)은 BG3이다.
도 2로부터 볼 수 있다시피, 상기 기록 회로(203)는 기록 입력 캐시 회로(2031), 제1 기록 제어 회로(2032), 제2 기록 제어 회로(2034), 제1 기록 출력 캐시 회로(2033) 및 제2 기록 출력 캐시 회로(2035)를 포함한다.
여기서, 기록 입력 캐시 회로(2031)는 각각 기록 버스(206), 제1 기록 제어 회로(2032), 제2 기록 제어 회로(2034)에 연결되고, 기록 버스(206)로부터 획득된 저장 데이터를 제1 기록 제어 회로(2032), 제2 기록 제어 회로(2034)에 송신하는 데 사용된다.
제1 기록 제어 회로(2032)는 각각 기록 입력 캐시 회로(2031), 제1 기록 출력 캐시 회로(2033)에 연결되고, 기록 입력 캐시 회로(2031)에 의해 송신된 저장 데이터를 제1 기록 출력 캐시 회로(2033)에 송신하는 데 사용된다.
제2 기록 제어 회로(2034)는 각각 기록 입력 캐시 회로(2031), 제2 기록 출력 캐시 회로(2035)에 연결되고, 기록 입력 캐시 회로(2031)에 의해 송신된 저장 데이터를 제2 기록 출력 캐시 회로(2035)에 송신하는 데 사용된다.
제1 기록 출력 캐시 회로(2033)는 각각 제1 기록 제어 회로(2032), 제1 저장 그룹(201)에 연결되고, 제1 기록 제어 회로(2032)에 의해 송신된 저장 데이터를 제1 저장 그룹(201)에 송신하는 데 사용된다.
제2 기록 출력 캐시 회로(2035)는 각각 제2 기록 제어 회로(2034), 제2 저장 그룹(202)에 연결되고, 제2 기록 제어 회로(2034)에 의해 송신된 저장 데이터를 제2 저장 그룹(202)에 송신하는 데 사용된다.
여기서, 제1 기록 출력 캐시 회로(2033)와 제1 저장 그룹(201)은 제1 판독 및 기록 버스(207)를 통해 연결되고, 제2 기록 출력 캐시 회로(2035)와 제2 저장 그룹(202)은 제2 판독 및 기록 버스(208)를 통해 연결된다. 본 발명의 실시예는 도 2 중의 기록 입력 캐시 회로(2031), 제1 기록 제어 회로(2032), 제1 기록 출력 캐시 회로(2033)를 통해 기록 버스(206) 중의 저장 데이터를 제1 저장 그룹(201)으로 기록할 수 있고, 기록 입력 캐시 회로(2031), 제2 기록 제어 회로(2034), 제2 기록 출력 캐시 회로(2035)를 통해 기록 버스(206) 중의 저장 데이터를 제2 저장 그룹(201)으로 기록할 수 있다.
도 2로부터 볼 수 있다시피, 상기 판독 회로(204)는 판독 출력 캐시 회로(2041), 제1 판독 제어 회로(2042), 제2 판독 제어 회로(2044), 제1 판독 입력 캐시 회로(2043) 및 제2 판독 입력 캐시 회로(2045)를 포함한다.
여기서, 제1 판독 입력 캐시 회로(2043)는 각각 제1 저장 그룹(201), 제1 판독 제어 회로(2042)에 연결되고, 제1 저장 그룹(201)으로부터 획득된 저장 데이터를 제1 판독 제어 회로(2042)에 송신하는 데 사용된다.
제2 판독 입력 캐시 회로(2045)는 각각 제2 저장 그룹(202), 제2 판독 제어 회로(2044)에 연결되고, 제2 저장 그룹(202)으로부터 획득된 저장 데이터를 제2 판독 제어 회로(2044)에 송신하는 데 사용된다.
제1 판독 제어 회로(2042)는 각각 제1 판독 입력 캐시 회로(2043), 판독 출력 캐시 회로(2041)에 연결되고, 제1 판독 입력 캐시 회로(2043)로부터 획득된 저장 데이터를 판독 출력 캐시 회로(2041)에 송신하는 데 사용된다.
제2 판독 제어 회로(2044)는 각각 제2 판독 입력 캐시 회로(2045), 판독 출력 캐시 회로(2041)에 연결되고, 제2 판독 입력 캐시 회로(2045)로부터 획득된 저장 데이터를 판독 출력 캐시 회로(2041)에 송신하는 데 사용된다.
판독 출력 캐시 회로(2041)는 각각 제1 판독 제어 회로(2042), 제2 판독 제어 회로(2044), 판독 버스(205)에 연결되고, 제1 판독 제어 회로(2042), 제2 판독 제어 회로(2044)로부터 획득된 저장 데이터를 판독 버스(205)에 송신하는 데 사용된다.
여기서, 제1 판독 입력 캐시 회로(2043)와 제1 저장 그룹(201) 사이는 제1 판독 및 기록 버스(207)를 통해 연결되고, 제2 판독 입력 캐시 회로(2045)와 제2 저장 그룹(202) 사이는 제2 판독 및 기록 버스(208)를 통해 연결된다. 본 발명의 실시예는 도 2 중의 제1 판독 입력 캐시 회로(2043), 제1 판독 제어 회로(2042), 판독 출력 캐시 회로(2041)를 통해 제1 저장 그룹(201) 중의 저장 데이터를 판독 버스(205)로 판독할 수 있고, 제2 판독 입력 캐시 회로(2045), 제2 판독 제어 회로(2044), 판독 출력 캐시 회로(2041)를 통해 제2 저장 그룹(202) 중의 저장 데이터를 판독 버스(205)로 판독할 수 있다.
도 3으로부터 볼 수 있다시피, 기록 회로(203)는 기록 입력 캐시 회로(2031), 기록 제어 회로(2036), 제1 기록 출력 캐시 회로(2033) 및 제2 기록 출력 캐시 회로(2035)를 포함한다.
여기서, 기록 입력 캐시 회로(2031)는 각각 기록 버스(206), 기록 제어 회로(2036)에 연결되고, 기록 버스(206)로부터 획득된 저장 데이터를 기록 제어 회로(2036)에 송신하는 데 사용된다.
기록 제어 회로(2036)는 각각 기록 입력 캐시 회로(2031), 제1 기록 출력 캐시 회로(2033), 제2 기록 출력 캐시 회로(2035)에 연결되고, 기록 입력 캐시 회로(2031)에 의해 송신된 저장 데이터를 제1 기록 출력 캐시 회로(2033) 또는 제2 기록 출력 캐시 회로(2035)에 송신하는 데 사용된다.
제1 기록 출력 캐시 회로(2033)는 제1 저장 그룹(201)에 연결되고, 기록 제어 회로(2036)에 의해 송신된 저장 데이터를 제1 저장 그룹(201)에 송신한다.
제2 기록 출력 캐시 회로(2035)는 제2 저장 그룹(202)에 연결되고, 기록 제어 회로(2036)에 의해 송신된 저장 데이터를 제2 저장 그룹(202)에 송신한다.
본 발명의 실시예는 도 3 중의 기록 입력 캐시 회로(2031), 기록 제어 회로(2036), 제1 기록 출력 캐시 회로(2033)를 통해 기록 버스(206) 상의 저장 데이터를 제1 저장 그룹(201)으로 기록할 수 있고, 기록 입력 캐시 회로(2031), 기록 제어 회로(2036), 제2 기록 출력 캐시 회로(2035)를 통해 기록 버스(206) 상의 저장 데이터를 제2 저장 그룹(202)으로 기록할 수 있다. 선택 가능하게는, 도 2 또는 도 3 중의 기록 입력 캐시 회로(2031)는 제1 제어 신호를 통해 저장 데이터를 수신하고, 상기 제1 제어 신호의 주파수는 저장 데이터를 기록하는 클록 주파수와 동일하다.
상기 기록 입력 캐시 회로(2031)가 기록 버스(206)로부터 저장 데이터를 수신하는 과정에서, 제1 제어 신호의 주파수에 의존해야 하고, 제1 제어 신호의 주파수는 제1 제어 신호가 저장 데이터를 수신하는 주파수이다. 예를 들어, 제1 제어 신호는 하나의 클록 신호일 수 있고, 각각의 클록 신호의 상승 에지 또는 하강 에지에서 기록 버스(206) 상의 저장 데이터를 기록 입력 캐시 회로(2031)로 전송한다.
이해할 수 있는 것은, 제1 제어 신호의 주파수가 저장 데이터를 기록하는 클록 주파수보다 큰 경우, 기록 입력 캐시 회로(2031)는 일부 시각에 수신할 저장 데이터가 없고, 기록 입력 캐시 회로(2031)의 자원을 낭비하며; 제1 제어 신호의 주파수가 저장 데이터를 기록하는 클록 주파수보다 작은 경우, 기록 입력 캐시 회로(2031)는 기록되어야 하는 일부 저장 데이터를 놓칠 수 있다. 본 발명의 실시예는 제1 제어 신호의 주파수와 저장 데이터를 기록하는 클록 주파수를 동일하도록 설정하여, 자원을 절약할 수 있을 뿐만 아니라 기록되어야 하는 저장 데이터의 누락을 방지할 수 있다.
선택 가능하게는, 도 2 또는 도 3 중의 제1 기록 출력 캐시 회로(2033)는 제2 제어 신호를 통해 저장 데이터를 제1 저장 그룹(201)에 기록하고, 제2 기록 출력 캐시 회로(2035)는 제3 제어 신호를 통해 저장 데이터를 제2 저장 그룹(202)에 기록하며, 제2 제어 신호의 주파수와 제3 제어 신호의 주파수는 제1 제어 신호의 주파수의 절반이고, 제2 제어 신호의 하강 에지와 제3 제어 신호의 하강 에지는 교대로 발생한다.
이해할 수 있는 것은, 기록 회로(203)는 제1 저장 그룹(201) 및 제2 저장 그룹(202)에 저장 데이터를 교대로 기록하는 데 사용되므로, 제2 제어 신호의 하강 에지와 제3 제어 신호의 하강 에지는 교대로 발생한다. 도 2에 도시된 기록 회로(203)의 경우, 제2 제어 신호의 하강 에지가 발생하는 경우, 제1 기록 출력 캐시 회로(2033)는 제1 기록 제어 회로(2032)로부터 획득된 저장 데이터를 제1 저장 그룹(201)에 기록하고, 제3 제어 신호의 하강 에지가 발생하는 경우, 제2 기록 출력 캐시 회로(2035)는 제2 기록 제어 회로(2034)로부터 획득된 저장 데이터를 제2 저장 그룹(202)에 기록한다. 유의해야 할 것은, 제어 신호의 하강 에지 구동은 구동 방식에 대한 제한을 구성하지 않으며, 일부 실시예에서 상승 에지 구동 또는 레벨 구동을 사용할 수도 있다.
도 3에 도시된 기록 회로(203)의 경우, 제2 제어 신호의 하강 에지가 발생하는 경우, 제1 기록 출력 캐시 회로(2033)는 기록 제어 회로(2036)로부터 획득된 저장 데이터를 제1 저장 그룹(201)에 기록하고, 제3 제어 신호의 하강 에지가 발생하는 경우, 제2 기록 출력 캐시 회로(2035)는 기록 제어 회로(2036)로부터 획득된 저장 데이터를 제2 저장 그룹(202)에 기록한다.
또한, 제2 제어 신호와 제3 제어 신호의 하강 에지의 도달 주파수는 제1 제어 신호의 주파수의 절반, 즉 저장 데이터를 기록하는 클록 주파수의 절반이며, 이로써 기록 버스(206) 상의 저장 데이터를 제1 저장 그룹(201) 및 제2 저장 그룹(202)에 균일하게 교대로 기록할 수 있다. 예를 들어, 제1 저장 그룹(201)-제2 저장 그룹(202)-제1 저장 그룹(201)-제2 저장 그룹(202)-…-제1 저장 그룹(201)-제2 저장 그룹(202)과 같은 순서로 제1 저장 그룹(201) 및 제2 저장 그룹(202)에 저장 데이터를 기록한다.
도 3으로부터 볼 수 있다시피, 상기 판독 회로(204)는 판독 출력 캐시 회로(2041), 판독 제어 회로(2046), 제1 판독 입력 캐시 회로(2043) 및 제2 판독 입력 캐시 회로(2045)를 포함한다.
여기서, 제1 판독 입력 캐시 회로(2043)는 제1 저장 그룹(201)에 연결되고, 제1 저장 그룹(201)으로부터 저장 데이터를 판독하는 데 사용된다.
제2 판독 입력 캐시 회로(2045)는 제2 저장 그룹(202)에 연결되고, 제2 저장 그룹(202)으로부터 저장 데이터를 판독하는 데 사용된다.
판독 제어 회로(2046)는 각각 제1 판독 입력 캐시 회로(2043), 제2 판독 입력 캐시 회로(2045)에 연결되고, 제1 판독 입력 캐시 회로(2043) 또는 제2 판독 입력 캐시 회로(2045)에 의해 송신된 저장 데이터를 출력 캐시 회로(2041)에 송신하는 데 사용된다.
판독 출력 캐시 회로(2041)는 각각 판독 제어 회로(2046), 판독 버스(205)에 연결되고, 판독 제어 회로(2046)로부터 획득된 저장 데이터를 판독 버스(205)에 송신하는 데 사용된다.
여기서, 제1 판독 입력 캐시 회로(2043)와 제1 저장 그룹(201) 사이는 제1 판독 및 기록 버스(207)를 통해 연결되고, 제2 판독 입력 캐시 회로(2045)와 제2 저장 그룹(202)은 제2 판독 및 기록 버스(208)를 통해 연결된다. 본 발명의 실시예는 판독 회로(204) 중의 판독 출력 캐시 회로(2041), 판독 제어 회로(2046), 제1 판독 입력 캐시 회로(2043)를 통해 제1 저장 그룹(201)으로부터 저장 데이터를 판독 버스(205)로 판독할 수 있고, 판독 회로(204) 중의 판독 출력 캐시 회로(2041), 판독 제어 회로(2046), 제2 판독 입력 캐시 회로(2045)를 통해 제2 저장 그룹(202)으로부터 저장 데이터를 판독 버스(205)로 판독할 수 있다.
설명해야 할 것은, 도 1 중의 기록 제어 회로(1012), 기록 제어 회로(1015), 판독 제어 회로(1022), 판독 제어 회로(1025)의 데이터의 시간 간격은 모두 동일하고, 예를 들어 5 ns일 수 있으며, 도 3 중의 기록 제어 회로(2036), 판독 제어 회로(2046)의 데이터 간격은 모두 도 1 중의 기록 제어 회로(1012)의 절반이고, 예를 들어 2.5 ns이다.
상기 도 3 중의 판독 버스(205), 기록 버스(206), 제1 판독 및 기록 버스(207), 제2 판독 및 기록 버스(208)의 비트 수는 실제 응용 장면에 따라 선택될 수 있다. 도 14는 본 발명의 실시예에서 제공되는 데이터 처리 회로의 구체적인 구조 모식도를 예시적으로 도시한다. 도 14로부터 볼 수 있다시피, 판독 버스(205), 기록 버스(206)가 모두 36(즉, [35:0]) 비트인 경우, 제1 판독 및 기록 버스(207), 제2 판독 및 기록 버스(208)는 72(즉, [71:0]) 비트일 수 있다. 이로써, 동일한 저장 그룹의 경우, 기록 및 판독을 동시에 수행할 수 있다. 예를 들어, 기록 버스(206), 제1 판독 및 기록 버스(207)의 [35:0] 비트를 통해 제1 저장 그룹(201)에 데이터를 기록하는 동시에, 판독 버스(205), 제1 판독 및 기록 버스(207)의 [71: 36] 비트를 통해 제1 저장 그룹(201)으로부터 데이터를 판독할 수 있다. 설명해야 할 것은, 도 14 중의 데이터 처리 회로는 다수의 서브 회로로 구성될 수 있고, 예를 들어, 9개의 서브 회로로 구성될 수 있으며, 각각의 서브 회로의 구조는 도 14 중의 회로 구조와 동일하지만, 각각의 서브 회로의 기록 버스(206) 및 판독 버스(205)는 모두 4(즉, [3:0]) 비트이고, 제1 판독 및 기록 버스(207) 및 제2 판독 및 기록 버스(208)는 모두 8(즉, [7:0])비트이며, 모든 서브 회로 중의 제1 저장 그룹은 동일하고, 모든 서브 회로 중의 제2 저장 그룹은 동일하다.
선택 가능하게는, 도 2 또는 도 3 중의 제1 판독 입력 캐시 회로(2043)는 제4 제어 신호를 통해 저장 데이터를 판독하고, 제2 판독 입력 캐시 회로(2045)는 제5 제어 신호를 통해 저장 데이터를 판독하며, 제4 제어 신호의 주파수와 제5 제어 신호의 주파수는 동일하고, 제4 제어 신호 중의 하강 에지와 제5 제어 신호 중의 하강 에지는 교대로 발생한다.
이해할 수 있는 것은, 판독 회로(204)는 제1 저장 그룹(201) 및 제2 저장 그룹(202)으로부터 저장 데이터를 교대로 판독하는 데 사용되므로, 제4 제어 신호의 하강 에지와 제5 제어 신호의 하강 에지는 교대로 발생한다. 제4 제어 신호의 하강 에지가 발생하는 경우, 제1 판독 입력 캐시 회로(2043)는 제1 저장 그룹(201)으로부터 저장 데이터를 판독하고, 제5 제어 신호의 하강 에지가 발생하는 경우, 제2 판독 입력 캐시 회로(2045)는 제2 저장 그룹(202)으로부터 저장 데이터를 판독한다.
또한, 제4 제어 신호와 제5 제어 신호의 하강 에지의 도달 주파수는 동일하고, 이로써, 제1 저장 그룹(201) 및 제2 저장 그룹(202)으로부터 저장 데이터를 균일하게 교대로 판독할 수 있다. 예를 들어, 제1 저장 그룹(201)-제2 저장 그룹(202)-제1 저장 그룹(201)-제2 저장 그룹(202)-…-제1 저장 그룹(201)-제2 저장 그룹(202)과 같은 순서로 제1 저장 그룹(201) 및 제2 저장 그룹(202)으로부터 저장 데이터를 판독한다.
선택 가능하게는, 도 2 또는 도 3 중의 판독 출력 캐시 회로(2041)는 제6 제어 신호를 통해 저장 데이터를 판독 버스(205)에 송신하고, 제6 제어 신호의 주파수는 제4 제어 신호의 주파수의 2배이다.
여기서, 제6 제어 신호의 주파수는 제6 제어 신호의 하강 에지의 도달 주파수이고, 제6 제어 신호의 하강 에지가 도달하는 경우, 판독 출력 캐시 회로(2041)는 저장 데이터를 판독 버스(205)에 송신한다. 판독 출력 캐시 회로(2041)는 제1 판독 입력 캐시 회로(2043)가 제1 저장 그룹(201)으로부터 판독된 저장 데이터를 판독 버스(205)에 송신해야 할 뿐만 아니라, 제2 판독 입력 캐시 회로(2045)가 제2 저장 그룹(202)으로부터 판독된 저장 데이터를 판독 버스(205)에 송신해야 하므로, 제6 제어 신호의 주파수는 제4 제어 신호 주파수의 2배이다.
제4 제어 신호와 제5 제어 신호의 하강 에지가 교대로 수행되는 경우, 판독 출력 캐시 회로(2041)는 제1 저장 그룹(201) 중의 저장 데이터와 제2 저장 그룹(202) 중의 저장 데이터를 판독 버스(205)로 교대로 송신할 수 있다.
선택 가능하게는, 제1 판독 및 기록 버스(207)와 제2 판독 및 기록 버스(208)는 교차되게 배열되고, 제1 판독 및 기록 버스(207)는 다수의 비트의 제1 서브 버스를 포함하며, 동일한 비트에 대응되는 상기 제1 서브 버스와 상기 제2 서브 버스는 동일한 높이로 연장된 후, 각각 상기 제1 저장 그룹(201) 및 상기 제2 저장 그룹(202)에 연결된다.
실제 응용에서, 다수의 비트의 제1 서브 버스는 제1 저장 그룹(201)의 다중 비트 병렬 판독 또는 다중 비트 병렬 기록을 구현할 수 있고, 다수의 비트의 제2 서브 버스는 제2 저장 그룹(202)의 다중 비트 병렬 판독 또는 다중 비트 병렬 기록을 구현할 수 있다. 도 4는 본 발명의 실시예에서 제공되는 제1 판독 및 기록 버스, 제2 판독 및 기록 버스의 배열 모식도를 예시적으로 도시한다. 도 4에 도시된 바와 같이, 제1 판독 및 기록 버스(207)는 5개의 비트의 제1 서브 버스, 즉 b11, b12, b13, b14 및 b15를 포함하고, 제2 판독 및 기록 버스는 5개의 비트의 제2 서브 버스, 즉 b21, b22, b23, b24 및 b25를 포함하며, 여기서 b11 및 b21은 동일한 비트이고, b12 및 b22는 동일한 비트이며, b13 및 b23은 동일한 비트이고, b14 및 b24는 동일한 비트이며, b15 및 b25는 동일한 비트이다. 볼 수 있다시피, b11 및 b21은 동일한 높이로 연장된 후, b11은 제1 저장 그룹(201)에 연결되고, b12는 제2 저장 그룹(202)에 연결되며, 이와 같이 유추한다.
도 4로부터 볼 수 있다시피, 상기 제1 판독 및 기록 버스(207)에 포함된 제1 서브 버스 및 제2 판독 및 기록 버스(208)에 포함된 제2 서브 버스 사이는 교차되게 배열된다.
본 발명의 실시예는 상기 판독 및 기록 버스의 배열 방식을 통해 동일한 비트의 제1 서브 버스와 제2 서브 버스가 하나의 수평 라인을 공유하도록 하여, 라인 개수를 감소시키는 데 도움이 됨으로써, 데이터 처리 회로의 크기를 감소시킬 수 있다.
선택 가능하게는, 기록 회로(203) 및 판독 회로(204)는 제1 직선 상에 병렬로 배치되고, 제1 저장 그룹(201) 및 제2 저장 그룹(202)은 제2 직선 상에 병렬로 배치되며, 제1 직선과 제2 직선은 평행된다.
설명해야 할 것은, 제1 직선과 제2 직선은 평행되지만 겹치지 않으며, 이로써 기록 회로(203)와 제1 저장 그룹(201) 사이의 라인 연결, 기록 회로(203)와 제2 저장 그룹(202) 사이의 라인 연결, 판독 회로(204)와 제1 저장 그룹(201) 사이의 라인 연결, 판독 회로(204)와 제2 저장 그룹(202) 사이의 라인 연결이 용이해질 수 있다.
선택 가능하게는, 기록 회로(203) 및 판독 회로(204)가 위치하는 제1 영역과, 제1 저장 그룹(201) 및 제2 저장 그룹(202)이 위치하는 제2 영역은 제3 직선 상에 병렬로 배치되고, 제3 직선과 제1 직선은 수직된다.
이해할 수 있는 것은, 제3 직선과 제1 직선이 수직되고 제1 직선과 제2 직선이 평행되는 경우, 기록 회로, 판독 회로, 제1 저장 그룹 및 제2 저장 그룹을 하나의 대략적인 직사각형으로 구성할 수 있고, 이는 회로의 크기를 최소화하는 데 도움이 된다.
위에서는 기록 과정에서 하나의 기록 회로를 통해 제1 저장 그룹 및 제2 저장 그룹에 대해 데이터 기록을 수행하는 원리를 상세하게 설명하였고, 아래에서는 2개의 기록 회로를 통해 제1 저장 그룹 및 제2 저장 그룹에 대해 데이터 기록을 수행하는 원리를 상세하게 설명할 것이다.
도 5 및 도 6은 본 발명의 실시예에서 제공되는 두 가지 데이터 처리 회로의 구조 모식도를 예시적으로 도시한다. 도 5 또는 도 6을 참조하면, 상기 데이터 처리 회로는 주로 제1 저장 그룹(301) 및 제2 저장 그룹(302), 2개의 기록 회로(303및 304)를 포함하며,
상기 기록 회로(303)는 하나의 기록 입력 캐시 회로(3031)를 포함하고, 기록 회로(304)는 하나의 기록 입력 캐시 회로(3041)를 포함하며, 기록 회로(303) 및 기록 회로(304)는 각각 기록 입력 캐시 회로(3031) 및 기록 입력 캐시 회로(3041)를 통해 동일한 기록 버스(306)로부터 저장 데이터를 수신하고, 제1 판독 및 기록 버스(307)를 통해 제1 저장 그룹(301)에 저장 데이터를 기록하며, 제2 판독 및 기록 버스(308)를 통해 제2 저장 그룹(302)에 저장 데이터를 기록하고; 2개의 기록 입력 캐시 회로(3031 및 3041)에 의해 사용되는 제어 신호의 주파수는 모두 기록 버스(306)가 저장 데이터를 기록하는 클록 주파수의 절반이며, 하강 에지는 교대로 발생한다.
여기서, 제1 저장 그룹(301) 및 제2 저장 그룹(302)의 상세한 설명은 제1 저장 그룹(201) 및 제2 저장 그룹(202)의 상세한 설명을 참조할 수 있고, 여기에서는 더 이상 반복하여 설명하지 않는다.
도 5로부터 볼 수 있다시피, 상기 기록 회로(303)는 기록 입력 캐시 회로(3031), 제1 기록 제어 회로(3032), 제2 기록 제어 회로(3034), 제1 기록 출력 캐시 회로(3033) 및 제2 기록 출력 캐시 회로(3035)를 포함한다.
여기서, 기록 입력 캐시 회로(3031)는 각각 기록 버스(306), 제1 기록 제어 회로(3032), 제2 기록 제어 회로(3034)에 연결되고, 기록 버스(306)로부터 획득된 저장 데이터를 제1 기록 제어 회로(3032) 및 제2 기록 제어 회로(3034)에 송신하는 데 사용된다.
제1 기록 제어 회로(3032)는 각각 기록 입력 캐시 회로(3031), 제1 기록 출력 캐시 회로(3033)에 연결되고, 기록 입력 캐시 회로(3031)에 의해 송신된 저장 데이터를 제1 기록 출력 캐시 회로(3033)에 송신하는 데 사용된다.
제2 기록 제어 회로(3034)는 각각 기록 입력 캐시 회로(3031), 제2 기록 출력 캐시 회로(3035)에 연결되고, 기록 입력 캐시 회로(3031)에 의해 송신된 저장 데이터를 제2 기록 출력 캐시 회로(3035)에 송신하는 데 사용된다.
제1 기록 출력 캐시 회로(3033)는 각각 제1 기록 제어 회로(3032), 제1 저장 그룹(301)에 연결되고, 제1 기록 제어 회로(3032)에 의해 송신된 저장 데이터를 제1 저장 그룹(301)에 송신하는 데 사용된다.
제2 기록 출력 캐시 회로(3035)는 각각 제2 기록 제어 회로(3034), 제2 저장 그룹(302)에 연결되고, 제2 기록 제어 회로(3034)에 의해 송신된 저장 데이터를 제2 저장 그룹(302)에 송신하는 데 사용된다.
여기서, 제1 기록 출력 캐시 회로(3033)와 제1 저장 그룹(301)은 제1 판독 및 기록 버스(307)를 통해 연결되고, 제2 기록 출력 캐시 회로(3035)와 제2 저장 그룹(302)은 제2 판독 및 기록 버스(308)를 통해 연결된다. 본 발명의 실시예는 도 5 중의 기록 입력 캐시 회로(3031), 제1 기록 제어 회로(3032), 제1 기록 출력 캐시 회로(3033)를 통해 기록 버스(306) 중의 저장 데이터를 제1 저장 그룹(301)에 기록할 수 있고, 기록 회로(303) 중의 기록 입력 캐시 회로(3031), 제2 기록 제어 회로(3034), 제2 기록 출력 캐시 회로(3035)를 통해 기록 버스(306) 중의 저장 데이터를 제2 저장 그룹(302)에 기록할 수 있다.
기록 회로(304)의 구조는 기록 회로(303)과 동일하고, 여기에서는 더 이상 반복하여 설명하지 않는다.
본 발명의 실시예는 도 5 중의 제1 분기(기록 입력 캐시 회로(3031), 제1 기록 제어 회로(3032), 제1 기록 출력 캐시 회로(3033)로 구성된 회로) 및 제2 분기(기록 입력 캐시 회로(3041), 제1 기록 제어 회로(3042), 제1 기록 출력 캐시 회로(3043)로 구성된 회로)를 통해, 기록 버스(306) 중의 저장 데이터를 제1 저장 그룹(301)으로 병렬 기록할 수 있고, 도 5 중의 제3 분기(기록 입력 캐시 회로(3031), 제2 기록 제어 회로(3034), 제2 기록 출력 캐시 회로(3035)로 구성된 회로) 및 제4 분기(기록 입력 캐시 회로(3041), 제2 기록 제어 회로(3044), 제2 기록 출력 캐시 회로(3045)로 구성된 회로)를 통해, 기록 버스(306) 중의 저장 데이터를 제2 저장 그룹(302)으로 병렬 기록할 수 있다.
도 5에 도시된 바와 같이, 제1 분기 및 제2 분기, 2개의 분기는 병렬 기록을 수행하고, 일부 실시예에서 또한 4개의 분기 또는 8개의 분기가 병렬 기록을 수행할 수 있으며, 기록 분기의 개수는 기록 버스(306)의 비트에 따라 결정될 수 있고, 여기에서는 한정하지 않는다.
도 6으로부터 볼 수 있다시피, 기록 회로(303)는 기록 입력 캐시 회로(3031), 기록 제어 회로(3036), 제1 기록 출력 캐시 회로(3033) 및 제2 기록 출력 캐시 회로(3035)를 포함한다.
기록 입력 캐시 회로(3031)는 각각 기록 버스(306), 기록 제어 회로(3036)에 연결되고, 기록 버스(306)로부터 획득된 저장 데이터를 기록 제어 회로(3036)에 송신하는 데 사용된다.
기록 제어 회로(3036)는 자체 기록 회로(303) 중의 기록 입력 캐시 회로(3031), 자체 기록 회로(303) 중의 제1 기록 출력 캐시 회로(3033), 자체 기록 회로(303) 중의 제2 기록 출력 캐시 회로(3035)에 연결되고, 기록 입력 캐시 회로(3031)에 의해 송신된 저장 데이터를 제1 기록 출력 캐시 회로(3033) 또는 제2 기록 출력 캐시 회로(3035)에 송신하는 데 사용된다.
제1 기록 출력 캐시 회로(3033)는 제1 저장 그룹(301)에 연결되고, 기록 제어 회로(3036)에 의해 송신된 저장 데이터를 제1 저장 그룹(301)에 송신하는 데 사용된다.
제2 기록 출력 캐시 회로(3035)는 제2 저장 그룹(302)에 연결되고, 기록 제어 회로(3036)에 의해 송신된 저장 데이터를 제2 저장 그룹(302)에 송신하는 데 사용된다.
이와 같이, 기록 회로(304)의 구조는 기록 회로(303)의 구조와 동일하고, 여기에서는 더 이상 반복하여 설명하지 않는다.
본 발명의 실시예는 도 6 중의 제1 분기(기록 입력 캐시 회로(3031), 기록 제어 회로(3036), 제1 기록 출력 캐시 회로(3033)로 구성된 회로) 및 제2 분기(기록 입력 캐시 회로(3041), 기록 제어 회로(3046), 제1 기록 출력 캐시 회로(3043)로 구성된 회로)를 통해, 기록 버스(306) 중의 저장 데이터를 제1 저장 그룹(301)으로 병렬 기록할 수 있고, 도 6 중의 제3 분기(기록 입력 캐시 회로(3031), 기록 제어 회로(3036), 제2 기록 출력 캐시 회로(3035)로 구성된 회로) 및 제4 분기(기록 입력 캐시 회로(3041), 기록 제어 회로(3046), 제2 기록 출력 캐시 회로(3045)로 구성된 회로)를 통해, 기록 버스(306) 중의 저장 데이터를 제2 저장 그룹(302)으로 병렬 기록할 수 있다.
도 6에 도시된 바와 같이, 제1 분기 및 제2 분기, 2개의 분기는 병렬 기록을 수행하고, 일부 실시예에서 또한 4개의 분기 또는 8개의 분기가 병렬 기록을 수행할 수 있으며, 기록 분기의 개수는 기록 버스(306)의 비트에 따라 결정될 수 있고, 여기에서는 한정하지 않는다.
설명해야 할 것은, 도 1 중의 기록 제어 회로(1012), 기록 제어 회로(1015), 판독 제어 회로(1022), 판독 제어 회로(1025)의 데이터의 시간 간격은 모두 동일하고, 예를 들어 5 ns일 수 있으며, 도 6 중의 기록 제어 회로(3036), 기록 제어 회로(3046)의 데이터 간격은 모두 도 1 중의 기록 제어 회로(1012)의 절반이고, 예를 들어 2.5 ns이다.
상기 도 6 중의 기록 버스(306), 제1 판독 및 기록 버스(307), 제2 판독 및 기록 버스(308)의 비트 수(즉, 비트)는 실제 응용 장면에 따라 선택될 수 있다. 도 15는 본 발명의 실시예에서 제공되는 다른 데이터 처리 회로의 구체적인 구조 모식도를 예시적으로 도시한다. 도 15로부터 볼 수 있다시피, 기록 버스(306)가 4(즉, [3:0]) 비트인 경우, 제1 판독 및 기록 버스(307), 제2 판독 및 기록 버스(308)는 8(즉, [7:0]) 비트일 수 있다. 이로써, 기록 버스(306) 상의 2개의 연속적인 4 비트는 각각 제1 판독 및 기록 버스(307)의 [3:0] 비트 및 [7:4] 비트를 통해 제1 저장 그룹(201)으로 동시에 기록될 수 있거나, 또는 기록 버스(306) 상의 2개의 연속적인 4 비트는 각각 제2 판독 및 기록 버스(308)의 [3:0] 비트 및 [7:4] 비트를 통해 제2 저장 그룹(202)으로 동시에 기록될 수 있다.
도 15로부터 더 볼 수 있다시피, 제1 저장 그룹(201)의 경우, 기록 회로(303)는 제1 저장 그룹(201)에 4(즉, [3:0]) 비트를 기록하는 데 사용될 수 있고, 기록 회로(304)는 제1 저장 그룹(201)에 4(즉, [7:4]) 비트를 기록하는 데 사용될 수 있다. 이와 같이, 제2 저장 그룹(202)의 경우, 기록 회로(303)는 제2 저장 그룹(202)에 4(즉, [3:0]) 비트를 기록하는 데 사용될 수 있고, 기록 회로(304)는 제2 저장 그룹(202)에 4(즉, [7:4]) 비트를 기록하는 데 사용될 수 있다.
도 15에서는 2개의 기록 회로를 포함한다. 실제 응용에서, 데이터 처리 회로는 또한 2개 이상의 기록 회로를 포함할 수 있고, 이의 연결 방식은 도 15에 도시된 연결 방식과 동일하다. 예를 들어, 기록 버스(306)가 36(즉, [35:0]) 비트인 경우, 제1 판독 및 기록 버스(307) 및 제2 판독 및 기록 버스는 72(즉, [71:0]) 비트일 수 있으므로, 이에 포함된 기록 회로는 18개이며, 즉 도 15에 도시된 9그룹의 데이터 처리 회로를 포함한다.
선택 가능하게는, 도 5 또는 도 6 중의 2개의 기록 회로(303 및 304) 중의 제1 기록 출력 캐시 회로(3033) 및 제1 기록 출력 캐시 회로(3043)는 동일한 제2 제어 신호를 사용하고, 2개의 기록 회로(303 및 304) 중의 제2 기록 출력 캐시 회로(3035) 및 제2 기록 출력 캐시 회로(3045)는 동일한 제3 제어 신호를 사용하며, 제2 제어 신호와 제3 제어 신호의 주파수는 모두 저장 데이터를 기록하는 클록 주파수의 1/4이고, 제2 제어 신호의 하강 에지와 제3 제어 신호의 하강 에지는 교대로 발생한다.
도 7은 본 발명의 실시예에서 제공되는 데이터 기록 과정의 타이밍 다이어그램을 예시적으로 도시하고, 도 7은 도 6의 데이터 처리 회로에 대응되는 타이밍 다이어그램이다. 도 7로부터 볼 수 있다시피, 2개의 기록 회로(303 및 304)의 기록 입력 캐시 회로(3031) 및 기록 입력 캐시 회로(3041)에 의해 사용되는 제어 신호의 주파수는 모두 기록 버스(306)가 저장 데이터를 기록하는 클록 주파수의 절반이고, 즉 기록 입력 캐시 회로(3031)의 하강 에지의 발생 주파수 및 기록 입력 캐시 회로(3041)의 하강 에지의 발생 주파수는 저장 데이터를 기록하는 주파수의 절반이다. 또한, 더 볼 수 있다시피, 기록 입력 캐시 회로(3031)의 하강 에지와 기록 입력 캐시 회로(3041)의 하강 에지는 교대로 발생한다.
시각 t1에서, 기록 입력 캐시 회로(3031)의 제어 신호의 하나의 하강 에지가 도달하였기 때문에, 기록 제어 회로(3036)는 현재 수신된 저장 데이터 d1을 출력한다. 시각 t2에서, 기록 입력 캐시 회로(3041)의 제어 신호의 하나의 하강 에지가 도달하였기 때문에, 기록 제어 회로(3046)는 현재 수신된 저장 데이터 d2를 출력한다. 동시, 시각 t2에서 제1 기록 출력 캐시 회로(3033)의 제어 신호의 하나의 하강 에지가 도달하였기 때문에, 제1 기록 출력 캐시 회로(3033)는 기록 제어 회로(3036)에 의해 출력된 저장 데이터 d1을 제1 저장 그룹(301)에 기록한다. 동시에, 시각 t2에서 제1 기록 출력 캐시 회로(3043)의 제어 신호의 하나의 하강 에지가 도달하였기 때문에, 제1 기록 출력 캐시 회로(3043)는 기록 제어 회로(3046)에 의해 출력된 저장 데이터 d2를 제2 저장 그룹(302)에 기록한다. 볼 수 있다시피, 상기 과정을 통해 상이한 시각의 저장 데이터 d1 및 d2를 동일한 시각 t2에 제1 저장 그룹(301)에 기록한다.
이와 같이, 시각 t3에서, 기록 입력 캐시 회로(3031)의 제어 신호의 하나의 하강 에지가 도달하였기 때문에, 기록 제어 회로(3036)는 현재 수신된 저장 데이터 d3을 출력한다. 시각 t4에서, 기록 입력 캐시 회로(3041)의 제어 신호의 하나의 하강 에지가 도달하였기 때문에, 기록 제어 회로(3046)는 현재 수신된 저장 데이터 d4를 출력한다. 동시에, 시각 t4에서, 제2 기록 출력 캐시 회로(3035)의 제어 신호의 하나의 하강 에지가 도달하였기 때문에, 제2 기록 출력 캐시 회로(3035)는 기록 제어 회로(3036)에 의해 출력된 저장 데이터 d3을 제2 저장 그룹(302)에 기록한다. 동시에, 시각 t4에서, 제2 기록 출력 캐시 회로(3045)의 제어 신호의 하나의 하강 에지가 도달하였기 때문에, 제2 기록 출력 캐시 회로(3045)는 기록 제어 회로(3046)에 의해 출력된 저장 데이터 d4를 제2 저장 그룹(302)에 기록한다. 볼 수 있다시피, 상기 과정을 통해 상이한 시각의 저장 데이터 d3 및 d4를 동일한 시각 t4에 제2 저장 그룹(302)에 기록한다.
도 6 중의 기록 버스가 4 비트인 경우, 상기 도 7 중의 저장 데이터 d1, d2, d3 및 d4는 모두 4 비트일 수 있으며, d1은 제1 저장 그룹(301)에 기록된 [3:0] 비트일 수 있고, d2는 제1 저장 그룹(301)에 기록된 [7:4] 비트일 수 있으며, d3은 제2 저장 그룹(302)에 기록된 [3:0] 비트일 수 있고, d4는 제2 저장 그룹(302)에 기록된 [7:4] 비트일 수 있다.
선택 가능하게는, 도 6을 참조하면, 2개의 기록 회로(303 및 304)중의 기록 제어 회로(3036) 및 기록 제어 회로(3046)에 의해 사용되는 제어 신호의 주파수는 기록 입력 캐시 회로(3031) 및 기록 입력 캐시 회로(3041)에 의해 사용되는 제어 신호의 주파수와 동일하다. 이로써, 기록 입력 캐시 회로(3031) 및 기록 입력 캐시 회로(3041)에 의해 송신된 저장 데이터를 동기적으로 수신하여, 저장 데이터의 손실을 방지할 수 있다.
선택 가능하게는, 하나의 기록 회로 중의 제1 기록 출력 캐시 회로 및 제2 기록 출력 캐시 회로는 모두 풀 래치를 사용하고, 다른 하나의 기록 회로 중의 제1 기록 출력 캐시 회로 및 제2 기록 출력 캐시 회로는 모두 하프 래치를 사용한다. 기록 회로 중의 기록 제어 회로는 열 주소 스트로브 사이의 시간 지연으로 데이터 기록을 제어하고, 열 주소 스트로브 사이의 시간 지연은 4개의 클록 주기를 포함한다.
여기서, 래치(Latch)는 펄스 레벨 또는 상승 에지 또는 하강 에지에 민감한 저장 유닛 회로로, 데이터 캐시에 사용된다. 본 발명의 실시예에서, 기록 입력 캐시 회로, 제1 기록 출력 캐시 회로, 제2 기록 출력 캐시 회로, 제1 판독 입력 캐시 회로, 제2 판독 입력 캐시 회로, 판독 출력 캐시 회로는 모두 래치이다.
본 발명의 실시예에서, 기록 회로의 경우, 기록 버스(306) 중의 저장 데이터는 시간상에서 직렬되고, 직렬된 저장 데이터를 제1 저장 그룹(301)에 동시에 기록하거나 제2 저장 그룹(302)에 동시에 기록하는 것을 구현하기 위해, 저장 데이터를 먼저 수신한 기록 회로는 저장 데이터를 후에 수신한 기록 회로를 기다려야 하고, 따라서 저장 데이터를 먼저 수신한 기록 회로 중의 제1 기록 출력 캐시 회로 및 제2 기록 출력 캐시 회로는 풀 래치를 사용할 수 있고, 저장 데이터를 후에 수신한 기록 회로 중의 제1 기록 출력 캐시 회로 및 제2 기록 출력 캐시 회로는 하프 래치를 사용할 수 있다. 저장 데이터에 대한 풀 래치의 캐시 지속 시간은 저장 데이터에 대한 하프 래치의 캐시 지속 시간보다 길므로, 저장 데이터를 수신하는 시간이 상이한 2개의 기록 회로는 동시에 저장 데이터를 기록할 수 있어, 직렬에서 병렬의 데이터 기록 과정을 구현할 수 있다.
도 12 및 도 13은 본 발명의 실시예에서 제공되는 하프 래치 및 풀 래치의 회로 구조 모식도를 예시적으로 도시한다. 도 12 및 도 13에 도시된 바와 같이, 풀 래치는 2개의 하프 래치에 의해 직렬되어 얻은 것이고, D는 데이터 입력 포트이며, CK 및 CKB는 상보적 클록 포트이고, Q 및 QB는 데이터 출력 포트이다.
선택 가능하게는, 제1 판독 및 기록 버스와 상기 제2 판독 및 기록 버스는 교차되게 배열된다.
선택 가능하게는, 제1 판독 및 기록 버스는 다수의 비트의 제1 서브 버스를 포함하고, 상기 제2 판독 및 기록 버스는 다수의 비트의 제2 서브 버스를 포함하며, 동일한 비트에 대응되는 상기 제1 서브 버스와 상기 제2 서브 버스는 동일한 높이로 연장된 후, 각각 상기 제1 저장 그룹 및 상기 제2 저장 그룹에 연결된다.
선택 가능하게는, 2개의 기록 회로는 제1 직선 상에 병렬로 배치되고, 상기 제1 저장 그룹 및 상기 제2 저장 그룹은 제2 직선 상에 병렬로 배치되며, 상기 제1 직선과 상기 제2 직선은 평행된다.
설명해야 할 것은, 제1 직선과 제2 직선은 서로 평행되지만 겹치지 않으며, 이로써, 기록 회로와 제1 저장 그룹 사이의 라인 연결, 기록 회로와 제2 저장 그룹 사이의 라인 연결이 용이해질 수 있다.
선택 가능하게는, 2개의 상기 기록 회로가 위치하는 제1 영역과, 상기 제1 저장 그룹과 상기 제2 저장 그룹이 위치하는 제2 영역은 제3 직선 상에 병렬로 배치되고, 상기 제3 직선과 상기 제1 직선은 수직된다.
선택 가능하게는, 상기 제1 저장 그룹과 상기 제2 저장 그룹의 데이터 기록 시간은 상이하고, 상기 제1 저장 그룹과 상기 제2 저장 그룹의 데이터 기록 논리는 동일하다. 이로써, 기록 충돌이 없는 경우, 데이터 기록 논리가 동일한 제1 저장 그룹 및 제2 저장 그룹의 기록 회로는 병합될 수 있다.
도 8 내지 도 11은 본 발명의 실시예에서 제공되는 네 가지 메모리의 구조 모식도를 예시적으로 도시한다. 도 8 내지 도 11을 참조하면, 2개의 데이터 처리 회로 중의 각 기로 회로는 동일한 기록 버스에 연결되고, 판독 회로를 갖는 2개의 데이터 처리 회로의 경우, 2개의 데이터 처리 회로 중의 각 판독 회로는 동일한 판독 버스에 연결된다.
도 8 또는 도 9를 참조하면, 하나의 데이터 처리 회로(401)는 제1 저장 그룹(BG0), 제2 저장 그룹(BG1), 기록 회로(203) 및 판독 회로(204)를 포함하고, 다른 하나의 데이터 처리 회로(402)는 제1 저장 그룹(BG2), 제2 저장 그룹(BG3), 기록 회로(209) 및 판독 회로(210)를 포함한다. 도 8 중의 2개의 데이터 처리 회로(401 및 402)와 도 2에 도시된 데이터 처리 회로의 구조는 동일하고, 도 9 중의 2개의 데이터 처리 회로(401 및 402)와 도 3에 도시된 데이터 처리 회로의 구조는 동일하다.
물론, 도 2 중의 데이터 처리 회로는 도 3 중의 데이터 처리 회로와 하나의 메모리를 구성할 수 있고, 즉 메모리에는 도 2에 도시된 하나의 데이터 처리 회로 및 도 3에 도시된 하나의 데이터 처리 회로가 포함된다.
도 10 또는 도 11을 참조하면, 하나의 데이터 처리 회로(401)는 제1 저장 그룹(BG0), 제2 저장 그룹(BG1), 기록 회로(303) 및 기록 회로(304)를 포함하고, 다른 하나의 데이터 처리 회로(402)는 제1 저장 그룹(BG2), 제2 저장 그룹(BG3), 기록 회로(309) 및 기록 회로(310)를 포함한다. 도 10 중의 2개의 데이터 처리 회로(401 및 402)와 도 5에 도시된 데이터 처리 회로의 구조는 동일하고, 도 11 중의 2개의 데이터 처리 회로(401 및 402)와 도 6에 도시된 데이터 처리 회로의 구조는 동일하다.
물론, 도 5 중의 데이터 처리 회로는 도 6 중의 데이터 처리 회로와 하나의 메모리를 구성할 수 있고, 즉 메모리에는 도 5에 도시된 하나의 데이터 처리 회로 및 도 6에 도시된 하나의 데이터 처리 회로가 포함된다.
선택 가능하게는, 상기 메모리는 더블 데이터 레이트 동적 랜덤 액세스 메모리(DDR DRAM)이다.
선택 가능하게는, 2개의 데이터 처리 회로 중의 기록 회로는 중심 영역에 위치하고, 그 중 하나의 상기 데이터 처리 회로 중의 상기 제1 저장 그룹과 상기 제2 저장 그룹은 상기 중심 영역의 일측에 위치하고, 다른 하나의 상기 데이터 처리 회로 중의 상기 제1 저장 그룹과 상기 제2 저장 그룹은 상기 중심 영역의 타측에 위치한다.
이와 같이, 2개의 데이터 처리 회로 중의 판독 회로는 중심 영역에 위치하고, 그 중 하나의 상기 데이터 처리 회로 중의 상기 제1 저장 그룹과 상기 제2 저장 그룹은 상기 중심 영역의 일측에 위치하고, 다른 하나의 상기 데이터 처리 회로 중의 상기 제1 저장 그룹과 상기 제2 저장 그룹은 상기 중심 영역의 타측에 위치한다.
도 8 또는 도 9에 도시된 바와 같이, 기록 회로(203), 기록 회로(209), 판독 회로(204), 판독 회로(210)는 중심 영역(200)에 위치하고, 데이터 처리 회로(401) 중의 제1 저장 그룹(BG0)과 제2 저장 그룹(BG1)은 중심 영역(200)의 상측에 위치하며, 데이터 처리 회로(402) 중의 제1 저장 그룹(BG2)과 제2 저장 그룹(BG3)은 중심 영역(200)의 하측에 위치한다.
도 10 또는 도 11에 도시된 바와 같이, 기록 회로(303), 기록 회로(304), 기록 회로(309) 및 기록 회로(310)는 중심 영역(300)에 위치하고, 데이터 처리 회로(401) 중의 제1 저장 그룹(BG0)과 제2 저장 그룹(BG1)은 중심 영역(300)의 상측에 위치하며, 데이터 처리 회로(402) 중의 제1 저장 그룹(BG2)과 제2 저장 그룹(BG3)은 중심 영역(300)의 하측에 위치한다. 이로써, 저장 그룹과 판독 회로, 기록 회로 사이의 라인 연결은 용이해진다.
본 발명의 실시예에서, 또한 상기 메모리를 포함하는 전자 기기를 제공한다.
마지막으로 설명해야 할 것은, 상기 각 실시예는 본 발명의 기술적 해결수단을 설명하기 위한 것일 뿐, 한정하기 위한 것이 아니며; 전술한 각 실시예를 참조하여 본 발명을 상세하게 설명하였지만, 당업자는 전술한 각 실시예에 기재된 기술적 해결수단을 수정하거나, 그 중 일부 또는 전체 기술 특징에 대해 등가 교체를 이룰 수 있음을 이해해야 하며; 이러한 수정 또는 교체는 상응한 기술적 해결수단의 본질이 본 발명의 각 실시예의 기술적 해결수단의 범위를 벗어나지 않도록 한다.
설명의 편의를 위해, 구체적인 실시형태를 결부하여 설명하였다. 그러나, 상기 예시적인 논의는 포괄적이거나 실시형태를 상기 공개된 구체적인 형태에 한정되도록 의도되지 않는다. 상기 교시에 따라 다양한 수정 및 변경을 이룰 수 있다. 상기 실시형태의 선택과 설명은 원리 및 실제 응용을 더 잘 설명하기 위한 것이고, 따라서 당업자는 상기 실시형태 및 구체적인 사용의 고려 사항에 적합한 여러 가지 변경된 실시형태를 더 잘 사용할 수 있다.

Claims (16)

  1. 데이터 처리 회로로서,
    제1 저장 그룹 및 제2 저장 그룹, 기록 회로, 판독 회로를 포함하되,
    상기 기록 회로는 하나의 기록 입력 캐시 회로를 포함하고, 상기 기록 입력 캐시 회로를 통해 기록 버스로부터 저장 데이터를 수신하며, 제1 판독 및 기록 버스를 통해 상기 제1 저장 그룹에 상기 저장 데이터를 기록하고, 제2 판독 및 기록 버스를 통해 상기 제2 저장 그룹에 상기 저장 데이터를 기록하며;
    상기 판독 회로는 하나의 판독 출력 캐시 회로를 포함하고, 상기 제1 판독 및 기록 버스를 통해 상기 제1 저장 그룹으로부터 상기 저장 데이터를 판독하며, 상기 제2 판독 및 기록 버스를 통해 상기 제2 저장 그룹으로부터 상기 저장 데이터를 판독하고, 상기 판독 출력 캐시 회로를 통해 판독 버스에 상기 저장 데이터를 송신하는 데이터 처리 회로.
  2. 제1항에 있어서,
    상기 기록 회로는,
    각각 상기 기록 입력 캐시 회로, 제1 기록 출력 캐시 회로, 제2 기록 출력 캐시 회로에 연결되고, 상기 기록 입력 캐시 회로에 의해 송신된 상기 저장 데이터를 상기 제1 기록 출력 캐시 회로 또는 상기 제2 기록 출력 캐시 회로에 송신하는 기록 제어 회로;
    상기 제1 저장 그룹에 연결되고, 상기 기록 제어 회로에 의해 송신된 상기 저장 데이터를 상기 제1 저장 그룹에 송신하는 제1 기록 출력 캐시 회로; 및
    상기 제2 저장 그룹에 연결되고, 상기 기록 제어 회로에 의해 송신된 상기 저장 데이터를 상기 제2 저장 그룹에 송신하는 제2 기록 출력 캐시 회로를 더 포함하는 데이터 처리 회로.
  3. 제2항에 있어서,
    상기 기록 입력 캐시 회로는 제1 제어 신호를 통해 상기 저장 데이터를 수신하고, 상기 제1 제어 신호의 주파수는 상기 저장 데이터를 기록하는 클록 주파수와 동일한 데이터 처리 회로.
  4. 제3항에 있어서,
    상기 제1 기록 출력 캐시 회로는 제2 제어 신호를 통해 상기 저장 데이터를 상기 제1 저장 그룹에 기록하고, 상기 제2 기록 출력 캐시 회로는 제3 제어 신호를 통해 상기 저장 데이터를 상기 제2 저장 그룹에 기록하며, 상기 제2 제어 신호의 주파수와 상기 제3 제어 신호의 주파수는 상기 제1 제어 신호의 주파수의 절반이고, 상기 제2 제어 신호의 하강 에지와 상기 제3 제어 신호의 하강 에지는 교대로 발생하는 데이터 처리 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 판독 회로는,
    상기 제1 저장 그룹에 연결되고, 상기 제1 저장 그룹으로부터 상기 저장 데이터를 판독하는 제1 판독 입력 캐시 회로;
    상기 제2 저장 그룹에 연결되고, 상기 제2 저장 그룹으로부터 상기 저장 데이터를 판독하는 제2 판독 입력 캐시 회로; 및
    각각 상기 제1 판독 입력 캐시 회로, 상기 제2 판독 입력 캐시 회로에 연결되고, 상기 제1 판독 입력 캐시 회로 또는 상기 제2 판독 입력 캐시 회로에 의해 송신된 상기 저장 데이터를 상기 판독 출력 캐시 회로에 송신하는 판독 제어 회로를 포함하는 데이터 처리 회로.
  6. 제5항에 있어서,
    상기 제1 판독 입력 캐시 회로는 제4 제어 신호를 통해 상기 저장 데이터를 판독하고, 상기 제2 판독 입력 캐시 회로는 제5 제어 신호를 통해 상기 저장 데이터를 판독하며, 상기 제4 제어 신호의 주파수와 상기 제5 제어 신호의 주파수는 동일하고, 상기 제4 제어 신호 중의 하강 에지와 상기 제5 제어 신호 중의 하강 에지는 교대로 발생하는 데이터 처리 회로.
  7. 제6항에 있어서,
    상기 판독 출력 캐시 회로는 제6 제어 신호를 통해 상기 저장 데이터를 상기 판독 버스에 송신하고, 상기 제6 제어 신호의 주파수는 상기 제4 제어 신호의 주파수의 2배인 데이터 처리 회로.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 판독 및 기록 버스와 상기 제2 판독 및 기록 버스는 교차되게 배열되는 데이터 처리 회로.
  9. 제8항에 있어서,
    상기 제1 판독 및 기록 버스는 다수의 비트의 제1 서브 버스를 포함하고, 상기 제2 판독 및 기록 버스는 다수의 비트의 제2 서브 버스를 포함하며, 동일한 비트에 대응되는 상기 제1 서브 버스와 상기 제2 서브 버스는 동일한 높이로 연장된 후, 각각 상기 제1 저장 그룹 및 상기 제2 저장 그룹에 연결되는 데이터 처리 회로.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 기록 회로 및 상기 판독 회로는 제1 직선 상에 병렬로 배치되고, 상기 제1 저장 그룹 및 상기 제2 저장 그룹은 제2 직선 상에 병렬로 배치되며, 상기 제1 직선과 상기 제2 직선은 평행되는 데이터 처리 회로.
  11. 제10항에 있어서,
    상기 기록 회로 및 상기 판독 회로가 위치하는 제1 영역과, 상기 제1 저장 그룹 및 상기 제2 저장 그룹이 위치하는 제2 영역은 제3 직선 상에 병렬로 배치되고, 상기 제3 직선과 상기 제1 직선은 수직되는 데이터 처리 회로.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 저장 그룹과 상기 제2 저장 그룹의 데이터 판독 및 기록 시간은 상이하고, 상기 제1 저장 그룹과 상기 제2 저장 그룹의 데이터 판독 및 기록 논리는 동일한 데이터 처리 회로.
  13. 메모리로서,
    2개의 제1항 내지 제12항 중 어느 한 항에 따른 데이터 처리 회로를 포함하며, 2개의 상기 데이터 처리 회로 중의 기록 회로는 동일한 기록 버스에 연결되고, 2개의 상기 데이터 처리 회로 중의 판독 회로는 동일한 판독 버스에 연결되는 메모리.
  14. 제13항에 있어서,
    상기 메모리는 더블 데이터 레이트 동적 랜덤 액세스 메모리(DDR DRAM)인 메모리.
  15. 제13항 또는 제14항에 있어서,
    2개의 상기 데이터 처리 회로 중의 상기 기록 회로와 상기 판독 회로는 중심 영역에 위치하되, 하나의 상기 데이터 처리 회로 중의 상기 제1 저장 그룹과 상기 제2 저장 그룹은 상기 중심 영역의 일측에 위치하고, 다른 하나의 상기 데이터 처리 회로 중의 상기 제1 저장 그룹과 상기 제2 저장 그룹은 상기 중심 영역의 타측에 위치하는 메모리.
  16. 전자 기기로서,
    제13항 내지 제15항 중 어느 한 항에 따른 메모리를 포함하는 전자 기기.
KR1020227028078A 2021-03-19 2021-07-02 데이터 처리 회로 및 기기 KR20220131380A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202110296073.X 2021-03-19
CN202110296073.XA CN115116513A (zh) 2021-03-19 2021-03-19 数据处理电路及设备
PCT/CN2021/104344 WO2022193478A1 (zh) 2021-03-19 2021-07-02 数据处理电路及设备

Publications (1)

Publication Number Publication Date
KR20220131380A true KR20220131380A (ko) 2022-09-27

Family

ID=83283989

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227028078A KR20220131380A (ko) 2021-03-19 2021-07-02 데이터 처리 회로 및 기기

Country Status (4)

Country Link
US (1) US11776598B2 (ko)
EP (1) EP4095862A4 (ko)
JP (1) JP7391232B2 (ko)
KR (1) KR20220131380A (ko)

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351427B1 (en) * 1997-12-10 2002-02-26 Texas Instruments Incorporated Stored write scheme for high speed/wide bandwidth memory devices
US7404032B2 (en) 2000-01-05 2008-07-22 Rambus Inc. Configurable width buffered module having switch elements
US7146454B1 (en) * 2002-04-16 2006-12-05 Cypress Semiconductor Corporation Hiding refresh in 1T-SRAM architecture
US20060171234A1 (en) 2005-01-18 2006-08-03 Liu Skip S DDR II DRAM data path
US20080162857A1 (en) 2006-12-29 2008-07-03 Jong Hoon Oh Memory device with multiple configurations
JP5420827B2 (ja) 2007-07-04 2014-02-19 ピーエスフォー ルクスコ エスエイアールエル アドレスカウンタ及びこれを有する半導体記憶装置、並びに、データ処理システム
CN102097122B (zh) 2009-12-10 2013-03-27 上海华虹集成电路有限责任公司 一种多通道共享数据缓存区的NAND flash控制器电路
RU2507611C1 (ru) 2012-09-20 2014-02-20 федеральное государственное бюджетное учреждение "Научно-производственный комплекс "Технологический центр "МИЭТ" Ячейка памяти статического оперативного запоминающего устройства
JP2016167331A (ja) 2015-03-10 2016-09-15 株式会社東芝 半導体記憶装置
KR20160144698A (ko) 2015-06-09 2016-12-19 에스케이하이닉스 주식회사 메모리 장치
KR102451156B1 (ko) 2015-12-09 2022-10-06 삼성전자주식회사 메모리 모듈 내에서 랭크 인터리빙 동작을 갖는 반도체 메모리 장치
JP6490018B2 (ja) 2016-02-12 2019-03-27 東芝メモリ株式会社 半導体記憶装置
US10366742B1 (en) 2018-02-07 2019-07-30 Micron Technology, Inc. Memory device parallelizer
US20190347219A1 (en) 2018-05-09 2019-11-14 Micron Technology, Inc. Memory devices having a reduced global data path footprint and associated systems and methods
US11094371B2 (en) 2019-03-11 2021-08-17 Samsung Electronics Co., Ltd. Memory device for processing operation and method of operating the same
JP2020166346A (ja) 2019-03-28 2020-10-08 ラピスセミコンダクタ株式会社 半導体記憶装置
JP7277266B2 (ja) 2019-06-05 2023-05-18 キヤノン株式会社 Ｐｗｍ出力回路及びそれを有する画像形成装置
JP2022146543A (ja) 2021-03-22 2022-10-05 キオクシア株式会社 半導体記憶装置、メモリシステム、および方法

Also Published As

Publication number Publication date
JP2023523512A (ja) 2023-06-06
EP4095862A1 (en) 2022-11-30
EP4095862A4 (en) 2023-07-05
US20220301606A1 (en) 2022-09-22
JP7391232B2 (ja) 2023-12-04
US11776598B2 (en) 2023-10-03

Similar Documents

Publication Publication Date Title
US7533222B2 (en) Dual-port SRAM memory using single-port memory cell
US4644502A (en) Semiconductor memory device typically used as a video ram
KR100206063B1 (ko) 동기 낸드 디램 구조
JP5261803B2 (ja) 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路
EP0561306B1 (en) Method for accessing a clock-synchronous semiconductor memory device
US7773448B2 (en) Semiconductor memory device
US4611299A (en) Monolithic storage device
KR930024012A (ko) 반도체 기억장치
US10867669B2 (en) Serialized SRAM access to reduce congestion
US10998015B2 (en) Semiconductor storage device
US9396116B2 (en) Write and read collision avoidance in single port memory devices
EP0520425B1 (en) Semiconductor memory device
JP2007213055A (ja) シンクロナスダイナミックランダムアクセスメモリを用いたフレームデータの転送方法及びフレームデータのソースドライバへの転送方法並びにタイミング制御モジュール
KR100652295B1 (ko) 반도체 메모리장치
US8064282B2 (en) Method of accessing synchronous dynamic random access memory, memory control circuit, and memory system including the same
US8995210B1 (en) Write and read collision avoidance in single port memory devices
US10847206B2 (en) Semiconductor devices for executing a column operation
KR20220131380A (ko) 데이터 처리 회로 및 기기
WO2022193484A1 (zh) 数据处理电路及设备
WO2022193478A1 (zh) 数据处理电路及设备
EP4086908B1 (en) Data processing circuit, and device
RU2798741C1 (ru) Схема и устройство для обработки данных
US5963482A (en) Memory integrated circuit with shared read/write line
JPH09180433A (ja) ファーストイン・ファーストアウトメモリ装置
JPS6299973A (ja) 半導体記憶装置